JPH07106531A - ゲートアレー構成半導体装置 - Google Patents

ゲートアレー構成半導体装置

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JPH07106531A
JPH07106531A JP5249649A JP24964993A JPH07106531A JP H07106531 A JPH07106531 A JP H07106531A JP 5249649 A JP5249649 A JP 5249649A JP 24964993 A JP24964993 A JP 24964993A JP H07106531 A JPH07106531 A JP H07106531A
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JP
Japan
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cells
basic
gate array
semiconductor device
input
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JP5249649A
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English (en)
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Mamoru Kajiwara
護 梶原
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NEC Corp
Original Assignee
NEC Corp
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Publication date
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits

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Abstract

(57)【要約】 【目的】マザーウェハーを複数マスタで共用化し、１ウ
ェハー内複数ペレット混載を実現するゲートアレーを提
供する。 【構成】ウェハー全面に基本セル１と入出力回路セル２
をｎ対１（ｎは整数）の数量比で配置したマザーウェハ
ーを使用し、配線およびボンディングパッドは基本セル
上、あるいは入出力回路セル上に形成する。ペレットサ
イズは実現できる最小のものとはせず、予めボンディン
グパッド数・位置を含めて決定済のサイズ群の中から選
択する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はゲートアレー構成半導体
装置に関し、特にウェハー上にゲートアレーを形成する
ときのゲートアレー構成半導体装置に関する。
【０００２】
【従来の技術】従来、ウェハー全面に一様にゲート素子
を配置したゲートアレーは特開平３−８３３７６号公報
に開示されるように一般のゲートアレーのマスタ基板よ
りも自由にペレットサイズ・ボンディングパッド領域を
設定できることを特徴としている。
【０００３】この従来例のゲートアレーの構成を示す図
５を参照すると、このゲートアレーは、交互に配置され
た基本セル１と配線領域１１を持つマザーウェハー３上
に、所望のゲート規模および若干の冗長回路のゲート規
模を含む領域を設定し、そのなかで基本セル１を使用し
て必要なロジック回路を実現し、入出力回路も基本セル
を組み合わせて実現している。
【０００４】すなわち、ペレットサイズを固定せず、最
小のペレットサイズで必要なロジック回路を実現しよう
とするものである。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
ウェハー全面に基本セルと配線領域を交互配置しておく
方法では、入出力回路が基本セルの組合せでつくられる
ため静電気破壊電圧耐量が弱くなったり、出力電流・出
力電圧の特性が一般のゲートアレーよりも悪くなる等の
欠点がある。
【０００６】また、ペレットサイズを固定しない方法の
ため、ペレットそのものは小さくできるがゲートアレー
の設計の都度ペレットサイズが変わることになり、ウェ
ハープロービング用治具および組立用治具の製作ならび
にリードフレームとの適合性確認が生じ、ＴＡＴまたは
費用の面で不利になる問題があった。
【０００７】
【課題を解決するための手段】本発明のゲートアレー構
成半導体装置は、相補型絶縁効果トランジスタ素子の複
数個を所定の配線接続をして所望の論理動作をする基本
セルおよび前記基本セルを複数個含み所望の論理機能動
作をするブロックセルならびに前記基本セルおよび前記
ブロックセルのそれぞれの出力信号を受け外部信号とし
て出力するまたは外部信号を受け前記基本セルおよび前
記ブロックセルのそれぞれへ信号伝達する入出力回路の
それぞれを半導体基板の一主面上に配列して成るゲート
アレー構成半導体装置において、前記基本セルのｎ個
（ｎは整数）に対して前記入出力回路の１個の割合で構
成される基本アレーブロックセルを前記半導体基板の前
記一主面上のＸ方向およびＹ方向の平面に配列して成る
構成である。
【０００８】また、本発明の他のゲートアレー構成半導
体装置は、相補型絶縁効果トランジスタ素子の複数個を
所定の配線接続をして所望の論理動作をする基本セルお
よび前記基本セルを複数個含み所望の論理機能動作をす
るブロックセルならびに前記基本セルおよび前記ブロッ
クセルのそれぞれの出力信号を受け外部信号として出力
するまたは外部信号を受け前記基本セルおよび前記ブロ
ックセルのそれぞれへ信号伝達する入出力回路セルのそ
れぞれを半導体基板の一主面上に配列して成るゲートア
レー構成半導体装置において、前記基本セルのｎ個（ｎ
は整数）に対して前記入出力回路セルの１個の割合で構
成される基本アレーブロックセルを複数個含む第１のゲ
ートアレーと前記基本アレーブロックセルを前記第１の
ゲートアレーとは異る複数個を含む第２のゲートレーと
が混載して成る構成である。
【０００９】
【実施例】次に、本発明の第１の実施例のゲートアレー
構成半導体装置について説明する。
【００１０】本発明の第１の実施例のゲートアレー構成
半導体装置の構成を示す図１を参照すると、この実施例
の半導体装置は、基本セル１を１０個に対し、入出力回
路セル２を１個の割合で構成される基本アレーブロック
セル１３をマザーウェハー３全面に均等に配置してあ
る。配線工程では図２に示すように、多層配線技術を利
用し、基本セル１および入出力回路セル２の上面を使っ
て配線を行なう。ボンディングパッド５も基本セル１ま
たは入出力回路セル２上に設ける。この半導体装置のペ
レットサイズは、ゲート規模と入出力信号ピン数から決
定されるが、これらを満たす最小のものとするのではな
く、１０種程度に限定する。ペレットサイズだけでな
く、ボンディングパッドの数およびその位置も各ペレッ
トサイズ毎に固定のものとする。
【００１１】このような構成にすることによって、ウェ
ハープロービング治具組立治具およびリードフレームは
１０種に対応できれば良く、ＴＡＴおよびコスト共削減
ができる。
【００１２】また、入出力回路セル２を備えているた
め、静電気破壊電圧（ＥＳＤ）からの入力保護、出力電
流および出力電圧レベルについては一般のゲートアレー
と全く同一の特性が得られる。
【００１３】すなわち、ゲートアレー構成半導体装置を
使用するユーザーは、ウェハー全面が基本セル１および
入出力回路セル２の構造を意識せずに設計することがで
き、またこのゲートアレー構成半導体装置を製造する生
産者側もこれら半導体装置の製造および試験ならびに製
品取扱時に一般のゲートアレーで使われている手法をそ
のまま使うことができる。
【００１４】さらに、図３を参照すると、本発明の第１
の実施例のゲートアレー構成半導体装置は、そのペレッ
トサイズや回路機能の異なる異種のエレットを一枚のウ
ェハー上に混載が可能な構成を有する。
【００１５】したがって、ゲートアレーの製造工程のう
ち拡散工程開始時よりマスタが決定されている一般的な
ゲートアレーの場合、一枚のウェハー上で混載できるの
は同一マスタ内に限られるが、しかし、この実施例のゲ
ートアレー構成半導体装置は、ウェハー内の任意の位置
に任意のペレットサイズのペレットを配置できるので、
マスタ基板すなわちペレットサイズとゲート規模にかか
わらず、複数のペレットを１枚のウェハー上に混載可能
である。
【００１６】換言すれば１種のマザーウェハーを用意し
ておけば、全てのマスタに対応でき、マザーウェハー管
理および生産管理の負担が軽減される。
【００１７】次に、本発明の第２の実施例のゲートアレ
ー構成の半導体装置について説明する。
【００１８】本発明の第２の実施例のゲートアレー構成
半導体装置の構成を示す図４を参照すると、第２の実施
例のゲートアレー構成半導体装置は、基本セル４１の１
列毎に１個の入出力回路セル４２を設けたストライプ構
造の基本アレーブロックセル４３を有している。この実
施例は、入出力回路セル４２が集中して配置されている
ため入出力回路セル４２とボンディングパッド（図示し
ていない）との間の配線接続が単純化されＣＡＤの自動
配置・配線処理が容易となり、このＣＡＤ処理時間が短
縮される。
【００１９】なお、第１の実施例、第２の実施例とも基
本セル１および４１と入出力回路セル２および４２の配
置数量比を１０：１にしているが、これは一般的なゲー
トアレイのゲート規模とそのゲート規模での最大入出力
信号端子数から算出したものである。この数量比はゲー
ト規模が大きくなるにつれて１００：１または５００：
１のように変わる。本発明を適用するゲートアレーのゲ
ート規模を例えば１０Ｋゲート以上とすると、数量比１
００：１で入出力回路セル数は足りることになり、削減
できた入出力回路セル分だけペレットサイズを小さくす
るもことも可能である。
【００２０】
【発明の効果】以上説明したように本発明は、基本セル
と入出力回路セルをウェハー全面に配置したマザーウェ
ハーを使用することにより、１種のマザーウェハーで複
数のマスタに対応できる。また、１枚のマザーウェハー
上にペレットサイズの異なる複数のペレットを混載可能
であり、少量多品種化のすすむゲートアレーの製造ＴＡ
Ｔ短縮と製造コスト削減に効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例のゲートアレー構成半導
体装置の構成を示す図である。
【図２】図１に示す本発明の実施例の断面図である。
【図３】本発明のゲートアレー構成半導体装置の効果を
説明する模式図である。
【図４】本発明の第２の実施例のゲートアレー構成半導
体装置の構成を示す図である。
【図５】従来の技術のゲートアレー構成半導体装置の構
成を示す模式図で（ａ）はマザーウェハー１の配列を示
す図であり、（ｂ）はペレットの配列を示す図である。
【符号の説明】
１，４１ 基本セル ２，４２ 入出力回路セル ３ マザーウェハー ４ ウェハー ５ ボンディングパッド ６ 第１配線層 ７ 第２配線層 ８ 第１絶縁膜 ９ 第２絶縁膜 １０ パッシベーション膜 １１ 配線領域 １２ ペレット １３，４３ 基本アレーブロックセル

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 相補型絶縁効果トランジスタ素子の複数
    個を所定の配線接続をして所望の論理動作をする基本セ
    ルおよび前記基本セルを複数個含み所望の論理機能動作
    をするブロックセルならびに前記基本セルおよび前記ブ
    ロックセルのそれぞれの出力信号を受け外部信号として
    出力するまたは外部信号を受け前記基本セルおよび前記
    ブロックセルのそれぞれへ信号伝達する入出力回路セル
    のそれぞれを半導体基板の一主面上に配列して成るゲー
    トアレー構成半導体装置において、前記基本セルのｎ個
    （ｎは整数）に対して前記入出力回路セルの１個の割合
    で構成される基本アレーブロックセルを前記半導体基板
    の前記一主面上のＸ方向およびＹ方向の平面に配列して
    成ることを特徴とするゲートアレー構成半導体装置。
  2. 【請求項２】 相補型絶縁効果トランジスタ素子の複数
    個を所定の配線接続をして所望の論理動作をする基本セ
    ルおよび前記基本セルを複数個含み所望の論理機能動作
    をするブロックセルならびに前記基本セルおよび前記ブ
    ロックセルのそれぞれの出力信号を受け外部信号として
    出力するまたは外部信号を受け前記基本セルおよび前記
    ブロックセルのそれぞれへ信号伝達する入出力回路セル
    のそれぞれを半導体基板の一主面上に配列して成るゲー
    トアレー構成半導体装置において、前記基本セルのｎ個
    （ｎは整数）に対して前記入出力回路セルの１個の割合
    で構成される基本アレーブロックセルを複数個含む第１
    のゲートアレーと前記基本アレーブロックセルを前記第
    １のゲートアレーとは異る複数個を含む第２のゲートア
    レーとが混載して成ることを特徴とするゲートアレー構
    成半導体装置。
JP5249649A 1993-10-06 1993-10-06 ゲートアレー構成半導体装置 Pending JPH07106531A (ja)

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US08/544,854 US5656833A (en) 1993-10-06 1995-10-18 Gate array type semiconductor device with flexible pellet size

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Effective date: 19970204