JP3466289B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP3466289B2 JP3466289B2 JP22334094A JP22334094A JP3466289B2 JP 3466289 B2 JP3466289 B2 JP 3466289B2 JP 22334094 A JP22334094 A JP 22334094A JP 22334094 A JP22334094 A JP 22334094A JP 3466289 B2 JP3466289 B2 JP 3466289B2
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- metal wiring
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Description
【０００１】
【産業上の利用分野】この発明は、プロセス不良検出回
路を内蔵する半導体装置に関するものである。
路を内蔵する半導体装置に関するものである。
【０００２】
【従来の技術】半導体デバイスの微細化高集積化に伴
い、プロセスは年々複雑化しており、不良原因となる製
造工程を特定して行う不良解析は、重要であるととも
に、莫大な時間がかかり非常に難しいものである。ま
た、この傾向は、各種メモリデバイスに比べ、パターン
に規則性のないランダムロジックデバイスに顕著なもの
である。
い、プロセスは年々複雑化しており、不良原因となる製
造工程を特定して行う不良解析は、重要であるととも
に、莫大な時間がかかり非常に難しいものである。ま
た、この傾向は、各種メモリデバイスに比べ、パターン
に規則性のないランダムロジックデバイスに顕著なもの
である。
【０００３】従来から、半導体装置にはプロセス不良検
出用のテストパターンが搭載されており、この搭載方法
は以下に示す３つの方法が採られていた。第１に、プロ
セスモニタ用のウエハを本番ウエハと一緒にロットに含
める。第２に、ウエハ内の何点かについて、製品チップ
と置き換えてテストパターンを入れる。第３に、製品チ
ップ端部にダイシング用のスクライブラインに隣接して
領域を設け、そこにテストパターンを入れる。しかしな
がら、上記第１の方法では、枚葉処理のプロセスに対応
できないと共に、モニタにウエハを１枚費やすため生産
性が低下する。また、上記第２および第３の方法では、
テストパターンに用いる面積分だけウエハ内に搭載でき
る製品チップ数が減少する等の問題点があった。
出用のテストパターンが搭載されており、この搭載方法
は以下に示す３つの方法が採られていた。第１に、プロ
セスモニタ用のウエハを本番ウエハと一緒にロットに含
める。第２に、ウエハ内の何点かについて、製品チップ
と置き換えてテストパターンを入れる。第３に、製品チ
ップ端部にダイシング用のスクライブラインに隣接して
領域を設け、そこにテストパターンを入れる。しかしな
がら、上記第１の方法では、枚葉処理のプロセスに対応
できないと共に、モニタにウエハを１枚費やすため生産
性が低下する。また、上記第２および第３の方法では、
テストパターンに用いる面積分だけウエハ内に搭載でき
る製品チップ数が減少する等の問題点があった。
【０００４】図３は従来の半導体装置のチップ構成をゲ
ート・アレイのものについて示した平面図であり、プロ
セス不良検出用のテストパターンを上記第３の搭載方法
で搭載したものである。図において、１は基本ゲート・
アレイ・セル、２はダイシング用のスクライブライン、
３はチップ周辺部に配置される入出力回路領域、４はプ
ロセス不良検出用のテストパターンである。
ート・アレイのものについて示した平面図であり、プロ
セス不良検出用のテストパターンを上記第３の搭載方法
で搭載したものである。図において、１は基本ゲート・
アレイ・セル、２はダイシング用のスクライブライン、
３はチップ周辺部に配置される入出力回路領域、４はプ
ロセス不良検出用のテストパターンである。
【０００５】
【発明が解決しようとする課題】図に示すように、従来
のテストパターン４はチップ毎に、ダイシング用のスク
ライブライン２上もしくはチップの端部にスクライブラ
イン２に隣接して配置されていた。このため、テストパ
ターン４のための領域を確保しなければならず、高密度
集積化の妨げになるものであった。また、テストパター
ン４の面積を微細なものに抑えるために、プロセス不良
検出用としては規模が不十分なものであった。さらに、
基本ゲート・アレイ・セル１が形成されていない領域に
テストパターン４を形成するため、実際に製品として使
用する回路（以下、製品回路と称す）とは下地の状態が
異なり、プロセス不良検出の信頼性が低下するという問
題点があった。
のテストパターン４はチップ毎に、ダイシング用のスク
ライブライン２上もしくはチップの端部にスクライブラ
イン２に隣接して配置されていた。このため、テストパ
ターン４のための領域を確保しなければならず、高密度
集積化の妨げになるものであった。また、テストパター
ン４の面積を微細なものに抑えるために、プロセス不良
検出用としては規模が不十分なものであった。さらに、
基本ゲート・アレイ・セル１が形成されていない領域に
テストパターン４を形成するため、実際に製品として使
用する回路（以下、製品回路と称す）とは下地の状態が
異なり、プロセス不良検出の信頼性が低下するという問
題点があった。
【０００６】ところで、チップ内に配置される回路にお
いて、近年のように入出力信号が多くなると、周辺部に
多数パッドを配置する必要からチップサイズがパッド数
によって決定され、チップ内に空き領域が生じる。ま
た、ランダムロジック製品のうちゲート・アレイでは、
基本ゲート・アレイ・セルを列単位に規則正しく全面に
予め作って配置しておき、所望の論理回路をＣＡＤによ
り配線して形成するものであるため、配線によって回路
構成が決定され、配線されない部分、すなわち空き領域
が生じる。
いて、近年のように入出力信号が多くなると、周辺部に
多数パッドを配置する必要からチップサイズがパッド数
によって決定され、チップ内に空き領域が生じる。ま
た、ランダムロジック製品のうちゲート・アレイでは、
基本ゲート・アレイ・セルを列単位に規則正しく全面に
予め作って配置しておき、所望の論理回路をＣＡＤによ
り配線して形成するものであるため、配線によって回路
構成が決定され、配線されない部分、すなわち空き領域
が生じる。
【０００７】この発明は、これら空き領域に着目するこ
とにより、上述した従来の問題点を解消せんとするもの
で、プロセスの不良解析が容易に行えるとともに、製品
チップに用いられる面積を減少させることのない、信頼
性の高いプロセス不良検出用のテストパターンを内蔵す
る半導体装置を得ることを目的とする。
とにより、上述した従来の問題点を解消せんとするもの
で、プロセスの不良解析が容易に行えるとともに、製品
チップに用いられる面積を減少させることのない、信頼
性の高いプロセス不良検出用のテストパターンを内蔵す
る半導体装置を得ることを目的とする。
【０００８】
【課題を解決するための手段】この発明の請求項１に係
わる半導体装置は、ｎ層から成る多層金属配線構造の製
品チップ内の空き領域に、上記製品チップ内の製品回路
とは異なる回路構成のメモリセルをプロセス不良検出回
路として内蔵し、該プロセス不良検出回路は、ｋ＝１、
２、……、ｎのｎ種のｋについて、それぞれ第１層金属
配線から第ｋ層金属配線まで形成した回路を有し、該回
路は、第１層金属配線から第ｋ層金属配線までを全て上
記製品回路と同じプロセスマージンで形成したものと、
最上層の金属配線である上記第ｋ層金属配線形成工程の
みを上記製品回路より大きなプロセスマージンで形成し
たものとの２種を有するものである。
わる半導体装置は、ｎ層から成る多層金属配線構造の製
品チップ内の空き領域に、上記製品チップ内の製品回路
とは異なる回路構成のメモリセルをプロセス不良検出回
路として内蔵し、該プロセス不良検出回路は、ｋ＝１、
２、……、ｎのｎ種のｋについて、それぞれ第１層金属
配線から第ｋ層金属配線まで形成した回路を有し、該回
路は、第１層金属配線から第ｋ層金属配線までを全て上
記製品回路と同じプロセスマージンで形成したものと、
最上層の金属配線である上記第ｋ層金属配線形成工程の
みを上記製品回路より大きなプロセスマージンで形成し
たものとの２種を有するものである。
【０００９】この発明の請求項２に係わる半導体装置
は、ｎ層から成る多層金属配線構造の製品チップ内の空
き領域に、上記製品チップ内の製品回路とは異なる回路
構成のメモリセルをプロセス不良検出回路として内蔵
し、該プロセス不良検出回路は、ｋ＝１、２、……、ｎ
のｎ種のｋについて、それぞれ第１層金属配線から第ｋ
層金属配線まで形成した回路を有し、該回路は、下地条
件の違いにより複数種存在し上記第１層金属配線を接続
するためのコンタクトホールのうちいずれかを上記製品
回路と同じプロセスマージンで、他を上記製品回路より
大きなプロセスマージンで形成したものを、上記コンタ
クトホールの所望の組合せの数だけ有するものである。
は、ｎ層から成る多層金属配線構造の製品チップ内の空
き領域に、上記製品チップ内の製品回路とは異なる回路
構成のメモリセルをプロセス不良検出回路として内蔵
し、該プロセス不良検出回路は、ｋ＝１、２、……、ｎ
のｎ種のｋについて、それぞれ第１層金属配線から第ｋ
層金属配線まで形成した回路を有し、該回路は、下地条
件の違いにより複数種存在し上記第１層金属配線を接続
するためのコンタクトホールのうちいずれかを上記製品
回路と同じプロセスマージンで、他を上記製品回路より
大きなプロセスマージンで形成したものを、上記コンタ
クトホールの所望の組合せの数だけ有するものである。
【００１０】この発明の請求項３に係わる半導体装置
は、請求項１または２において、上記製品チップ内の空
き領域は、基本ゲート・アレイ・セルが形成された領域
の空き領域である。
は、請求項１または２において、上記製品チップ内の空
き領域は、基本ゲート・アレイ・セルが形成された領域
の空き領域である。
【００１１】この発明の請求項４に係わる半導体装置
は、請求項１または２において、製品チップ内の空き領
域に、プロセス不良検出回路として入出力バッファまた
はバウンダリスキャンパスレジスタを内蔵したものであ
る。
は、請求項１または２において、製品チップ内の空き領
域に、プロセス不良検出回路として入出力バッファまた
はバウンダリスキャンパスレジスタを内蔵したものであ
る。
【００１２】
【作用】この発明による半導体装置は、製品チップ内の
空き領域にプロセス不良検出回路を内蔵したため、プロ
セス不良検出回路のための領域を別途設ける必要がな
く、製品チップに用いる面積を減少させることはない。
またメモリセルを用いるため、ウエハテスト時に不良ビ
ットの位置から不良となるメモリセルが特定できるた
め、プロセス不良検出が容易に行える。また、この発明
によると、ｎ層から成る多層金属配線構造の製品チップ
におい て、第１層まで、第１層から第２層まで、……、
第１層から第ｎ層までの金属配線をそれぞれ形成したｎ
種のプロセス不良検出回路を形成したため、それぞれの
プロセス不良検出回路の評価を行うことにより不良とな
る金属配線が特定でき、不良工程が検出できる。
空き領域にプロセス不良検出回路を内蔵したため、プロ
セス不良検出回路のための領域を別途設ける必要がな
く、製品チップに用いる面積を減少させることはない。
またメモリセルを用いるため、ウエハテスト時に不良ビ
ットの位置から不良となるメモリセルが特定できるた
め、プロセス不良検出が容易に行える。また、この発明
によると、ｎ層から成る多層金属配線構造の製品チップ
におい て、第１層まで、第１層から第２層まで、……、
第１層から第ｎ層までの金属配線をそれぞれ形成したｎ
種のプロセス不良検出回路を形成したため、それぞれの
プロセス不良検出回路の評価を行うことにより不良とな
る金属配線が特定でき、不良工程が検出できる。
【００１３】また、第１層金属配線から第ｋ層金属配線
までを形成したプロセス不良検出回路の最上層の金属配
線形成工程のみを、製品回路より大きなプロセスマージ
ンで形成したものを有するため、第ｋ層金属配線が不良
となる場合、第ｋ層金属配線形成工程はプロセスマージ
ンが大きく不良となり得ないため、接続孔形成工程の不
良が識別できる。このため金属配線形成工程と接続孔形
成工程とを分離してプロセス不良検出が行える。ここで
プロセスマージンとは、設計寸法マージンおよびプロセ
ス装置、プロセスに用いる全ての材料の変動を含むマー
ジンである。
までを形成したプロセス不良検出回路の最上層の金属配
線形成工程のみを、製品回路より大きなプロセスマージ
ンで形成したものを有するため、第ｋ層金属配線が不良
となる場合、第ｋ層金属配線形成工程はプロセスマージ
ンが大きく不良となり得ないため、接続孔形成工程の不
良が識別できる。このため金属配線形成工程と接続孔形
成工程とを分離してプロセス不良検出が行える。ここで
プロセスマージンとは、設計寸法マージンおよびプロセ
ス装置、プロセスに用いる全ての材料の変動を含むマー
ジンである。
【００１４】また、複数種のコンタクトホールのうちい
ずれかを製品回路と同じプロセスマージンで、他を大き
なプロセスマージンで形成したため、コンタクトホール
の種類別に不良を特定できる。
ずれかを製品回路と同じプロセスマージンで、他を大き
なプロセスマージンで形成したため、コンタクトホール
の種類別に不良を特定できる。
【００１５】また、基本ゲート・アレイ・セルが形成さ
れた空き領域に、プロセス不良検出回路を内蔵したた
め、製品回路の形成環境に忠実にプロセス不良検出回路
を形成でき、プロセス不良検出の信頼性が向上する。
れた空き領域に、プロセス不良検出回路を内蔵したた
め、製品回路の形成環境に忠実にプロセス不良検出回路
を形成でき、プロセス不良検出の信頼性が向上する。
【００１６】また、製品チップ内の空き領域に、プロセ
ス不良検出回路として入出力バッファまたはバウンダリ
スキャンパスレジスタを内蔵したため、空き領域が小さ
くメモリセルが形成できなくても、占有面積が小さくて
済む入出力バッファまたはバウンダリスキャンパスレジ
スタを用いることにより、有効なプロセス不良検出回路
を製品チップ内に有することができる。
ス不良検出回路として入出力バッファまたはバウンダリ
スキャンパスレジスタを内蔵したため、空き領域が小さ
くメモリセルが形成できなくても、占有面積が小さくて
済む入出力バッファまたはバウンダリスキャンパスレジ
スタを用いることにより、有効なプロセス不良検出回路
を製品チップ内に有することができる。
【００１７】
【実施例】実施例１．
以下、この発明の一実施例を図について説明する。な
お、従来のものと重複する箇所は、適宜その説明を省略
する。図１は、この発明の実施例１による半導体装置の
チップ構成をゲート・アレイのものについて示した平面
図である。図において、１〜３は従来のものと同じも
の、５はＣＡＤによる配線工程後に生じる空き領域、６
は製品チップの空き領域５に形成されたプロセス不良検
出回路としてのテストパターンである。このテストパタ
ーン６は基本ゲート・アレイ・セル１が形成された下地
上に、製品回路としての配線が施されない空き領域５に
形成され、多層金属配線の各層の金属配線がそれぞれ良
好であるかを評価するためのメモリ回路である。
お、従来のものと重複する箇所は、適宜その説明を省略
する。図１は、この発明の実施例１による半導体装置の
チップ構成をゲート・アレイのものについて示した平面
図である。図において、１〜３は従来のものと同じも
の、５はＣＡＤによる配線工程後に生じる空き領域、６
は製品チップの空き領域５に形成されたプロセス不良検
出回路としてのテストパターンである。このテストパタ
ーン６は基本ゲート・アレイ・セル１が形成された下地
上に、製品回路としての配線が施されない空き領域５に
形成され、多層金属配線の各層の金属配線がそれぞれ良
好であるかを評価するためのメモリ回路である。
【００１８】上記テストパターン６で形成するメモリ回
路は、製品回路が例えば３層金属配線であるとすると、
第１層金属配線まで形成した第１のメモリセルと、第１
層金属配線から第２層金属配線まで形成した第２のメモ
リセルと、第１層金属配線から第３層金属配線まで形成
した第３のメモリセルとの３種のメモリセルによって構
成する。この３種のメモリセルはそれぞれ独立の３つの
メモリとしても、また、１つのメモリでアドレスによっ
て３種のメモリセルを識別可能にしても良い。後者の場
合は、３種のメモリセルが共通で用いる回路はプロセス
のマージンを大きくしたパターンとする。
路は、製品回路が例えば３層金属配線であるとすると、
第１層金属配線まで形成した第１のメモリセルと、第１
層金属配線から第２層金属配線まで形成した第２のメモ
リセルと、第１層金属配線から第３層金属配線まで形成
した第３のメモリセルとの３種のメモリセルによって構
成する。この３種のメモリセルはそれぞれ独立の３つの
メモリとしても、また、１つのメモリでアドレスによっ
て３種のメモリセルを識別可能にしても良い。後者の場
合は、３種のメモリセルが共通で用いる回路はプロセス
のマージンを大きくしたパターンとする。
【００１９】上記のようなテストパターン６を形成し、
ウエハテストを行うことにより多層金属配線の各層の金
属配線の評価を行う。この場合の評価には、コンタクト
ホールまたはビアホール等の接続孔の開孔が確実か、ま
た金属配線の断線、ショートの有無がある。ここで、接
続孔と金属配線との関係を示すと、コンタクトホールを
埋め込むように第１層金属配線が形成され、その上に第
１ビアホールを埋め込むように第２層金属配線が形成さ
れ、さらにその上に第２ビアホールを埋め込むように第
３層金属配線が形成される。すなわち例えば、第２層金
属配線が不良であれば、第１ビアホール形成工程または
第２層金属配線形成工程に不良があることがわかる。各
メモリセルの評価と各層の金属配線の評価との対応を、
以下の表１に示す。
ウエハテストを行うことにより多層金属配線の各層の金
属配線の評価を行う。この場合の評価には、コンタクト
ホールまたはビアホール等の接続孔の開孔が確実か、ま
た金属配線の断線、ショートの有無がある。ここで、接
続孔と金属配線との関係を示すと、コンタクトホールを
埋め込むように第１層金属配線が形成され、その上に第
１ビアホールを埋め込むように第２層金属配線が形成さ
れ、さらにその上に第２ビアホールを埋め込むように第
３層金属配線が形成される。すなわち例えば、第２層金
属配線が不良であれば、第１ビアホール形成工程または
第２層金属配線形成工程に不良があることがわかる。各
メモリセルの評価と各層の金属配線の評価との対応を、
以下の表１に示す。
【００２０】
【表１】
【００２１】上記表１に示すように、例えば第１、第２
および第３のメモリセルが全て不良であるＩの場合、少
なくとも第１層金属配線が不良であることがわかり、す
なわちコンタクトホール形成工程または第１層金属配線
形成工程に不良があると考えられる。また、例えば第１
および第２のメモリセルが良で第３のメモリセルが不良
であるＩＩＩの場合、第１層および第２層金属配線は良
で第３層金属配線が不良であることがわかり、すなわち
第２ビアホール形成工程または第３層金属配線形成工程
に不良があると考えられる。このように、第１〜第３の
メモリセルの評価によって不良となる金属配線を特定で
き、不良工程が識別できる。テストパターン６の各メモ
リセルの動作テストは、製品チップに用いる既存のパッ
ドをスイッチ等で切り換えて用いても良い。また、別途
パッドを配置しても良いが、製品回路とは無関係なた
め、チップの周辺部に限る必要はない。
および第３のメモリセルが全て不良であるＩの場合、少
なくとも第１層金属配線が不良であることがわかり、す
なわちコンタクトホール形成工程または第１層金属配線
形成工程に不良があると考えられる。また、例えば第１
および第２のメモリセルが良で第３のメモリセルが不良
であるＩＩＩの場合、第１層および第２層金属配線は良
で第３層金属配線が不良であることがわかり、すなわち
第２ビアホール形成工程または第３層金属配線形成工程
に不良があると考えられる。このように、第１〜第３の
メモリセルの評価によって不良となる金属配線を特定で
き、不良工程が識別できる。テストパターン６の各メモ
リセルの動作テストは、製品チップに用いる既存のパッ
ドをスイッチ等で切り換えて用いても良い。また、別途
パッドを配置しても良いが、製品回路とは無関係なた
め、チップの周辺部に限る必要はない。
【００２２】以上のように、テストパターン６を基本ゲ
ート・アレイ・セル１が形成された下地で空き領域５に
形成したため、テストパターン６のための領域を別途設
ける必要がなく、製品チップに用いる面積を減少させる
ことがない。しかも製品回路と下地の状態が同じである
ため、製品回路の形成環境に忠実にテストパターン６を
形成でき、プロセス不良検出の信頼性が向上する。ま
た、テストパターン６にメモリ回路を用いるため、ウエ
ハテストの際に、不良ビットの位置から不良となるメモ
リセルが容易に特定でき、テストパターン６の評価がウ
エハテストの段階で容易に行える。さらに、３層金属配
線の製品回路に対して、第１層まで、第２層まで、第３
層までの金属配線がそれぞれ形成された３種のメモリセ
ルによってテストパターン６を構成するため、不良とな
る金属配線の特定が確実に行える。
ート・アレイ・セル１が形成された下地で空き領域５に
形成したため、テストパターン６のための領域を別途設
ける必要がなく、製品チップに用いる面積を減少させる
ことがない。しかも製品回路と下地の状態が同じである
ため、製品回路の形成環境に忠実にテストパターン６を
形成でき、プロセス不良検出の信頼性が向上する。ま
た、テストパターン６にメモリ回路を用いるため、ウエ
ハテストの際に、不良ビットの位置から不良となるメモ
リセルが容易に特定でき、テストパターン６の評価がウ
エハテストの段階で容易に行える。さらに、３層金属配
線の製品回路に対して、第１層まで、第２層まで、第３
層までの金属配線がそれぞれ形成された３種のメモリセ
ルによってテストパターン６を構成するため、不良とな
る金属配線の特定が確実に行える。
【００２３】実施例２．
次に、上記実施例１において、コンタクトホールまたは
ビアホール等接続孔形成工程と、この接続孔を埋め込ん
で形成する金属配線形成工程とを分離して不良検出する
場合について以下に示す。第１層金属配線形成工程まで
用いて形成した第１のメモリセルにおいて、製品回路と
同じプロセスマージンで形成したメモリセルＡと、コン
タクトホール形成工程は製品回路と同じプロセスマージ
ンで、第１層金属配線形成工程は製品回路より大きなプ
ロセスマージンで形成したメモリセルＢとの２種のメモ
リセルを形成する。ウエハテストにおける上記Ａ、Ｂの
２種からなる第１のメモリセルの評価と不良工程との対
応を、以下の表２に示す。
ビアホール等接続孔形成工程と、この接続孔を埋め込ん
で形成する金属配線形成工程とを分離して不良検出する
場合について以下に示す。第１層金属配線形成工程まで
用いて形成した第１のメモリセルにおいて、製品回路と
同じプロセスマージンで形成したメモリセルＡと、コン
タクトホール形成工程は製品回路と同じプロセスマージ
ンで、第１層金属配線形成工程は製品回路より大きなプ
ロセスマージンで形成したメモリセルＢとの２種のメモ
リセルを形成する。ウエハテストにおける上記Ａ、Ｂの
２種からなる第１のメモリセルの評価と不良工程との対
応を、以下の表２に示す。
【００２４】
【表２】
【００２５】上記表２に示すように、例えばメモリセル
ＡおよびメモリセルＢが不良であるＩの場合、少なくと
もコンタクトホール形成工程に不良があることがわか
る。また、例えば、メモリセルＡのみが不良であるＩＩ
の場合、コンタクトホール形成工程は良で第１層金属配
線形成工程に不良があることがわかる。
ＡおよびメモリセルＢが不良であるＩの場合、少なくと
もコンタクトホール形成工程に不良があることがわか
る。また、例えば、メモリセルＡのみが不良であるＩＩ
の場合、コンタクトホール形成工程は良で第１層金属配
線形成工程に不良があることがわかる。
【００２６】なお、上記実施例１における第１〜第３の
メモリセルのそれぞれについてＡ、Ｂ２種のメモリセル
を形成すると、３層金属配線の全ての層の接続孔形成工
程と金属配線形成工程とを分離して不良を検出できる。
この場合、メモリセルＢとは接続孔評価のため最終工程
となる層の金属配線形成工程のプロセスマージンを大き
くして形成したものである。
メモリセルのそれぞれについてＡ、Ｂ２種のメモリセル
を形成すると、３層金属配線の全ての層の接続孔形成工
程と金属配線形成工程とを分離して不良を検出できる。
この場合、メモリセルＢとは接続孔評価のため最終工程
となる層の金属配線形成工程のプロセスマージンを大き
くして形成したものである。
【００２７】実施例３．
次に、上記実施例２においてコンタクトホール形成工程
の不良検出の際、コンタクトホールの種類を分離して不
良検出する場合について示す。コンタクトホールには、
ゲート電極上、Ｎ＋型拡散層上、またはＰ＋型拡散層上
に形成したものがあり、それらは層間絶縁膜の膜厚や下
地条件の違いにより形状等が微妙に違うものである。こ
のため不良の発生も同様ではなく、どの種類のコンタク
トホールが不良であるか以下のように識別する。
の不良検出の際、コンタクトホールの種類を分離して不
良検出する場合について示す。コンタクトホールには、
ゲート電極上、Ｎ＋型拡散層上、またはＰ＋型拡散層上
に形成したものがあり、それらは層間絶縁膜の膜厚や下
地条件の違いにより形状等が微妙に違うものである。こ
のため不良の発生も同様ではなく、どの種類のコンタク
トホールが不良であるか以下のように識別する。
【００２８】上記実施例２におけるテストパターン６の
第１のメモリセルのメモリセルＢにおいて、ゲート電極
上コンタクトホール、Ｎ＋型拡散層上コンタクトホー
ル、またはＰ＋型拡散層上コンタクトホールのうち、着
目するコンタクトホールのみを製品回路と同じプロセス
マージンとし、その他のコンタクトホールと第１層金属
配線とを製品回路よりも大きなプロセスマージンで形成
する。すなわち、３種類のコンタクトホールのそれぞれ
に着目する３種類のメモリセルで上記メモリセルＢを構
成する。これにより、ウエハテストにおいて上記３種類
のメモリセルのいずれかに不良が検出されると、不良と
なったメモリセルが着目する種類のコンタクトホールが
不良であることがわかる。このように、コンタクトホー
ルの種類を分離して不良を検出することができる。
第１のメモリセルのメモリセルＢにおいて、ゲート電極
上コンタクトホール、Ｎ＋型拡散層上コンタクトホー
ル、またはＰ＋型拡散層上コンタクトホールのうち、着
目するコンタクトホールのみを製品回路と同じプロセス
マージンとし、その他のコンタクトホールと第１層金属
配線とを製品回路よりも大きなプロセスマージンで形成
する。すなわち、３種類のコンタクトホールのそれぞれ
に着目する３種類のメモリセルで上記メモリセルＢを構
成する。これにより、ウエハテストにおいて上記３種類
のメモリセルのいずれかに不良が検出されると、不良と
なったメモリセルが着目する種類のコンタクトホールが
不良であることがわかる。このように、コンタクトホー
ルの種類を分離して不良を検出することができる。
【００２９】実施例４．
上記実施例１〜３では、テストパターン６に複数種のメ
モリセルから成るメモリ回路を用いたが、スペースの都
合上、メモリ回路が形成できない等の場合、あらゆるデ
バイスに存在する入出力バッファ、またはトランジスタ
を含む論理回路であり、アセンブリされたチップを実装
されたボード上でテストするためのバウンダリスキャン
パスレジスタを用いても良い。これら入出力バッファお
よびバウンダリスキャンパスレジスタは占有面積がメモ
リセルに比べて小さいため、小さな領域でも有効なテス
トパターン６を構成することができる。
モリセルから成るメモリ回路を用いたが、スペースの都
合上、メモリ回路が形成できない等の場合、あらゆるデ
バイスに存在する入出力バッファ、またはトランジスタ
を含む論理回路であり、アセンブリされたチップを実装
されたボード上でテストするためのバウンダリスキャン
パスレジスタを用いても良い。これら入出力バッファお
よびバウンダリスキャンパスレジスタは占有面積がメモ
リセルに比べて小さいため、小さな領域でも有効なテス
トパターン６を構成することができる。
【００３０】図２はチップの内部構成を示す模式図であ
る。図２（ａ）において、７は入力バッファ、８は出力
バッファ、９はランダムロジック回路、１０はスイッチ
制御回路であり、ランダムロジック回路９の部分拡大図
を図２（ｂ）に示す。図２（ｂ）において、１１はバウ
ンダリスキャンパスレジスタ、１２は内部論理回路であ
る。
る。図２（ａ）において、７は入力バッファ、８は出力
バッファ、９はランダムロジック回路、１０はスイッチ
制御回路であり、ランダムロジック回路９の部分拡大図
を図２（ｂ）に示す。図２（ｂ）において、１１はバウ
ンダリスキャンパスレジスタ、１２は内部論理回路であ
る。
【００３１】上記実施例４においても、テストパターン
はチップ内の空き領域に形成し、上記実施例１〜３と同
様に、多層金属配線における使用工程またはプロセスマ
ージンの異なる複数種の入出力バッファ（またはバウン
ダリスキャンパスレジスタ）を形成し、スイッチ制御回
路１０によりスイッチを切り換えて各入出力バッファ
（またはバウンダリスキャンパスレジスタ）の動作テス
トを行う。
はチップ内の空き領域に形成し、上記実施例１〜３と同
様に、多層金属配線における使用工程またはプロセスマ
ージンの異なる複数種の入出力バッファ（またはバウン
ダリスキャンパスレジスタ）を形成し、スイッチ制御回
路１０によりスイッチを切り換えて各入出力バッファ
（またはバウンダリスキャンパスレジスタ）の動作テス
トを行う。
【００３２】
【発明の効果】以上のように、この発明によれば製品チ
ップ内の空き領域に、プロセス不良検出回路を内蔵した
ため、製品チップに用いる面積を減少させることがな
い。また、プロセス不良検出回路としてメモリセルを用
いたためウエハテストの段階で不良の検出が容易に行え
る。また、ｎ層から成る多層金属配線構造において、第
１層金属配線から第ｋ層金属配線までを形成したプロセ
ス不良検出回路をｋ＝１、２、……ｎのｎ種について有
したため、不良となる金属配線が容易に特定でき不良工
程が検出できる。さらに、第１層金属配線から第ｋ層金
属配線までを形成したプロセス不良検出回路を、製品回
路と同じプロセスマージンで形成したものと、第ｋ層金
属配線形成工程を製品回路より大きなプロセスマージン
で形成したものとの２種類有するため、金属配線形成工
程と接続孔形成工程とを分離して、プロセス不良検出が
行える。
ップ内の空き領域に、プロセス不良検出回路を内蔵した
ため、製品チップに用いる面積を減少させることがな
い。また、プロセス不良検出回路としてメモリセルを用
いたためウエハテストの段階で不良の検出が容易に行え
る。また、ｎ層から成る多層金属配線構造において、第
１層金属配線から第ｋ層金属配線までを形成したプロセ
ス不良検出回路をｋ＝１、２、……ｎのｎ種について有
したため、不良となる金属配線が容易に特定でき不良工
程が検出できる。さらに、第１層金属配線から第ｋ層金
属配線までを形成したプロセス不良検出回路を、製品回
路と同じプロセスマージンで形成したものと、第ｋ層金
属配線形成工程を製品回路より大きなプロセスマージン
で形成したものとの２種類有するため、金属配線形成工
程と接続孔形成工程とを分離して、プロセス不良検出が
行える。
【００３３】また、複数種のコンタクトホールのうちい
ずれかを製品回路と同じプロセスマージンで、他を大き
なプロセスマージンで形成したため、コンタクトホール
を種類別に分離して不良検出できる。
ずれかを製品回路と同じプロセスマージンで、他を大き
なプロセスマージンで形成したため、コンタクトホール
を種類別に分離して不良検出できる。
【００３４】また、基本ゲート・アレイ・セルが形成さ
れた空き領域に、プロセス不良検出回路を内蔵したた
め、製品回路の形成環境に忠実となり、プロセス不良検
出の信頼性が向上する。
れた空き領域に、プロセス不良検出回路を内蔵したた
め、製品回路の形成環境に忠実となり、プロセス不良検
出の信頼性が向上する。
【００３５】また、プロセス不良検出回路として入出力
バッファまたはバウンダリスキャン パスレジスタを用い
たため、空き領域が小さくても有効なプロセス不良検出
回路を製品チップ内に内蔵できる。
バッファまたはバウンダリスキャン パスレジスタを用い
たため、空き領域が小さくても有効なプロセス不良検出
回路を製品チップ内に内蔵できる。
【図１】 この発明の実施例１による半導体装置のチッ
プ構成を示した平面図である。
プ構成を示した平面図である。
【図２】 チップの内部構成を示す模式図である。
【図３】 従来の半導体装置のチップ構成を示した平面
図である。
図である。
１ 基本ゲート・アレイ・セル、５ 空き領域、６ プ
ロセス不良検出回路としてのテストパターン、７ 入力
バッファ、８ 出力バッファ、１１ バウンダリスキャ
ンパスレジスタ。
ロセス不良検出回路としてのテストパターン、７ 入力
バッファ、８ 出力バッファ、１１ バウンダリスキャ
ンパスレジスタ。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平２−307266（ＪＰ，Ａ)
特開 平５−45421（ＪＰ，Ａ)
特開 平５−166911（ＪＰ，Ａ)
特開 平６−258390（ＪＰ，Ａ)
特開 平３−163844（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/82
H01L 21/822
H01L 21/66
H01L 27/118
H01L 27/04
G06F 17/50
G01R 31/28
Claims (4)
- 【請求項１】 ｎ層から成る多層金属配線構造の製品チ
ップ内の空き領域に、上記製品チップ内の製品回路とは
異なる回路構成のメモリセルをプロセス不良検出回路と
して内蔵し、該プロセス不良検出回路は、ｋ＝１、２、
……、ｎのｎ種のｋについて、それぞれ第１層金属配線
から第ｋ層金属配線まで形成した回路を有し、該回路
は、第１層金属配線から第ｋ層金属配線までを全て上記
製品回路と同じプロセスマージンで形成したものと、最
上層の金属配線である上記第ｋ層金属配線形成工程のみ
を上記製品回路より大きなプロセスマージンで形成した
ものとの２種を有することを特徴とする半導体装置。 - 【請求項２】 ｎ層から成る多層金属配線構造の製品チ
ップ内の空き領域に、上記製品チップ内の製品回路とは
異なる回路構成のメモリセルをプロセス不良検出回路と
して内蔵し、該プロセス不良検出回路は、ｋ＝１、２、
……、ｎのｎ種のｋについて、それぞれ第１層金属配線
から第ｋ層金属配線まで形成した回路を有し、該回路
は、下地条件の違いにより複数種存在し上記第１層金属
配線を接続するためのコンタクトホールのうちいずれか
を上記製品回路と同じプロセスマージンで、他を上記製
品回路より大きなプロセスマージンで形成したものを、
上記コンタクトホールの所望の組合せの数だけ有するこ
とを特徴とする半導体装置。 - 【請求項３】 上記製品チップ内の空き領域は、基本ゲ
ート・アレイ・セルが形成された領域の空き領域である
ことを特徴とする請求項１または２記載の半導体装置。 - 【請求項４】 製品チップ内の空き領域に、プロセス不
良検出回路として入出力バッファまたはバウンダリスキ
ャンパスレジスタを内蔵したことを特徴とする請求項１
または２記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22334094A JP3466289B2 (ja) | 1994-09-19 | 1994-09-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22334094A JP3466289B2 (ja) | 1994-09-19 | 1994-09-19 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0888282A JPH0888282A (ja) | 1996-04-02 |
| JP3466289B2 true JP3466289B2 (ja) | 2003-11-10 |
Family
ID=16796631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22334094A Expired - Fee Related JP3466289B2 (ja) | 1994-09-19 | 1994-09-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3466289B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001298060A (ja) * | 2000-04-11 | 2001-10-26 | Nec Corp | 半導体応用装置の製造装置、製造方法、検査解析装置及び検査解析方法 |
-
1994
- 1994-09-19 JP JP22334094A patent/JP3466289B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0888282A (ja) | 1996-04-02 |
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