JPH06310578A - 半導体装置 - Google Patents
半導体装置Info
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- JPH06310578A JPH06310578A JP12198993A JP12198993A JPH06310578A JP H06310578 A JPH06310578 A JP H06310578A JP 12198993 A JP12198993 A JP 12198993A JP 12198993 A JP12198993 A JP 12198993A JP H06310578 A JPH06310578 A JP H06310578A
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- test
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Abstract
(57)【要約】
【目的】 テープキャリアに複数の半導体素子を搭載し
てバーインテストを行うようにした半導体装置におい
て、特殊な回路素子を設けることなく機能テスト時に各
半導体素子を電気的に独立させることを可能とする。 【構成】 テープキャリア上に搭載された複数個の半導
体素子１０には、回路本体１１と、この回路本体１１に
直接接続される電源端子２０と、回路本体１１とバーイ
ンテスト用の電源ライン６に接続されたバーインテスト
用電源端子１５との間に接続されて、テスティング端子
１８に印加される信号レベルよってオン・オフ制御され
るトランジスタスイッチ１６を設け、機能テスト時には
スイッチ１６をオフさせてバーインテスト用電源端子１
５をオープンにし、その半導体素子を他の半導体装置か
ら電気的に独立させる。
てバーインテストを行うようにした半導体装置におい
て、特殊な回路素子を設けることなく機能テスト時に各
半導体素子を電気的に独立させることを可能とする。 【構成】 テープキャリア上に搭載された複数個の半導
体素子１０には、回路本体１１と、この回路本体１１に
直接接続される電源端子２０と、回路本体１１とバーイ
ンテスト用の電源ライン６に接続されたバーインテスト
用電源端子１５との間に接続されて、テスティング端子
１８に印加される信号レベルよってオン・オフ制御され
るトランジスタスイッチ１６を設け、機能テスト時には
スイッチ１６をオフさせてバーインテスト用電源端子１
５をオープンにし、その半導体素子を他の半導体装置か
ら電気的に独立させる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
フィルム状をしたテープを用いてテープキャリヤ方式で
実装された半導体素子に機能テストを行うための通電回
路を備えた半導体装置に関する。
フィルム状をしたテープを用いてテープキャリヤ方式で
実装された半導体素子に機能テストを行うための通電回
路を備えた半導体装置に関する。
【０００２】
【従来の技術】半導体素子は初期不良品の排除を行うた
めに製造直後の機能テストを行うが、経時的に現れてく
る欠陥にともなう不良は製造後一定時間デバイスに通電
して不良品を排除するいわゆるバーインテストを行う。
通常、このバーインテストは高温で経時的に現れる不良
を加速させて行うことが多い。ところで、複数個の半導
体素子を一つのテープに搭載した所謂テープキャリア方
式で実装された半導体素子にこの種のバーインテストを
行う場合、各半導体素子に同時に通電を行うために各半
導体素子に共通してバーインテスト用の電源ラインを設
けている。例えば、図４に示すように、テープキャリア
１にはバーインテスト用の一対の電源ライン６，７を設
け、搭載した複数個の半導体素子１０はこれらの電源ラ
イン６，７にそれぞれ接続した構成としている。このた
め、そのうちの一つの半導体素子が不良である場合に
は、各電源ライン６，７が短絡状態となり、他の良品半
導体素子を含む半導体装置のバーインテストを正確に行
うことができなくなることがある。
めに製造直後の機能テストを行うが、経時的に現れてく
る欠陥にともなう不良は製造後一定時間デバイスに通電
して不良品を排除するいわゆるバーインテストを行う。
通常、このバーインテストは高温で経時的に現れる不良
を加速させて行うことが多い。ところで、複数個の半導
体素子を一つのテープに搭載した所謂テープキャリア方
式で実装された半導体素子にこの種のバーインテストを
行う場合、各半導体素子に同時に通電を行うために各半
導体素子に共通してバーインテスト用の電源ラインを設
けている。例えば、図４に示すように、テープキャリア
１にはバーインテスト用の一対の電源ライン６，７を設
け、搭載した複数個の半導体素子１０はこれらの電源ラ
イン６，７にそれぞれ接続した構成としている。このた
め、そのうちの一つの半導体素子が不良である場合に
は、各電源ライン６，７が短絡状態となり、他の良品半
導体素子を含む半導体装置のバーインテストを正確に行
うことができなくなることがある。
【０００３】したがって、従来では図４に示すように、
テープキャリア１を半導体素子毎に切断して個片状と
し、各半導体素子毎に機能テストを行った上で不良品を
排除してバーインテストを行なっている。しかし、この
方式では個片状に切断する工数と、出荷の際に各個片を
再度テープ状につなぐための工数がかかるため、生産コ
ストアップになる。したがって、テープキャリヤのまま
各半導体素子の機能テストとバーインテストを行う方法
が好ましく、次のような方式が提案されていい。
テープキャリア１を半導体素子毎に切断して個片状と
し、各半導体素子毎に機能テストを行った上で不良品を
排除してバーインテストを行なっている。しかし、この
方式では個片状に切断する工数と、出荷の際に各個片を
再度テープ状につなぐための工数がかかるため、生産コ
ストアップになる。したがって、テープキャリヤのまま
各半導体素子の機能テストとバーインテストを行う方法
が好ましく、次のような方式が提案されていい。
【０００４】図５は特開平２─１８７０４７号公報に記
載された方式であり、テープキャリア１に形成された電
源ライン６，７と半導体素子１０の間に銅箔等で抵抗素
子Ｒを設け、この抵抗素子Ｒにより各半導体素子間を電
気的に分離した状態とした上で個別に機能テストを行
い、不良半導体素子１０を電源ライン６Ｐ７から隔絶さ
せた状態とした上でバーインテストを行っている。しか
し、この抵抗素子Ｒを形成するためには銅箔をエッチン
グする等の工数が必要であり、かつ絶縁効果の高い高抵
抗を形成することが難しいという問題がある。
載された方式であり、テープキャリア１に形成された電
源ライン６，７と半導体素子１０の間に銅箔等で抵抗素
子Ｒを設け、この抵抗素子Ｒにより各半導体素子間を電
気的に分離した状態とした上で個別に機能テストを行
い、不良半導体素子１０を電源ライン６Ｐ７から隔絶さ
せた状態とした上でバーインテストを行っている。しか
し、この抵抗素子Ｒを形成するためには銅箔をエッチン
グする等の工数が必要であり、かつ絶縁効果の高い高抵
抗を形成することが難しいという問題がある。
【０００５】また、図６は特開平３─１６０７３９号公
報に記載された方式であり、テープキャリア１に形成さ
れた電源ライン６と各半導体素子１０とを微細寸法で離
間された端子Ｔで分離させておき、この状態で各半導体
素子１０を個別にテストした後、半田槽に入れて分離さ
れた端子Ｔを接続させ、各半導体素子１０を電源ライン
６に接続してバーインテストを行っている。しかし、テ
ープキャリアを半田槽に入れるなどの工程が必要であ
り、コスト上障害が生じる。なお、これと似たものとし
て特開平２─４５９４９号等に提案されているものがあ
るが、この方式においても、工程が増えコスト上の障害
が生じる。
報に記載された方式であり、テープキャリア１に形成さ
れた電源ライン６と各半導体素子１０とを微細寸法で離
間された端子Ｔで分離させておき、この状態で各半導体
素子１０を個別にテストした後、半田槽に入れて分離さ
れた端子Ｔを接続させ、各半導体素子１０を電源ライン
６に接続してバーインテストを行っている。しかし、テ
ープキャリアを半田槽に入れるなどの工程が必要であ
り、コスト上障害が生じる。なお、これと似たものとし
て特開平２─４５９４９号等に提案されているものがあ
るが、この方式においても、工程が増えコスト上の障害
が生じる。
【０００６】
【発明が解決しようとする課題】以上のように、従来行
われているバーインテスト方式では、テープキャリアの
ままで半導体素子のバーインテストを行うようにした場
合、各半導体素子の機能テストを行う際に電源ラインと
各半導体素子とを電気的に分離させるために、高抵抗を
形成したり、或いは分離端子を形成してその後に接続を
行う等、半導体素子以外の回路素子を形成する必要があ
り、工数が増加してコスト的に不利になるという問題が
ある。本発明の目的は、テープキャリアに特殊な回路素
子を形成することなく各半導体素子を電源ラインから電
気的に分離させることが可能な半導体装置を提供するこ
とにある。
われているバーインテスト方式では、テープキャリアの
ままで半導体素子のバーインテストを行うようにした場
合、各半導体素子の機能テストを行う際に電源ラインと
各半導体素子とを電気的に分離させるために、高抵抗を
形成したり、或いは分離端子を形成してその後に接続を
行う等、半導体素子以外の回路素子を形成する必要があ
り、工数が増加してコスト的に不利になるという問題が
ある。本発明の目的は、テープキャリアに特殊な回路素
子を形成することなく各半導体素子を電源ラインから電
気的に分離させることが可能な半導体装置を提供するこ
とにある。
【０００７】
【課題を解決するための手段】本発明の半導体装置は、
テープキャリア上に複数個の半導体素子を搭載し、かつ
各半導体素子にバーインテスト用の電源ラインを通して
同時に電源を供給するようにした半導体装置において、
各半導体素子を、回路本体と、この回路本体に直接接続
される電源端子と、回路本体とバーインテスト用の電源
ラインに接続されたバーインテスト用電源端子との間に
接続されて、半導体素子の外部からオン・オフ制御可能
なスイッチ手段を設けている。スイッチ手段は、バーイ
ンテスト用電源端子と電源端子との間にソース・ドレイ
ンを接続し、かつそのゲートを半導体素子に設けたテス
ティング端子に接続した電界効果トランジスタで構成
し、テスティング端子に印加される信号レベルによって
電界効果トランジスタをオン・オフ動作させるように構
成する。或いは、スイッチ手段は、バーインテスト用電
源端子と電源端子との間に介挿され、電源端子側からバ
ーインテスト用電源端子に向けて逆極性に接続されたダ
イオードで構成する。
テープキャリア上に複数個の半導体素子を搭載し、かつ
各半導体素子にバーインテスト用の電源ラインを通して
同時に電源を供給するようにした半導体装置において、
各半導体素子を、回路本体と、この回路本体に直接接続
される電源端子と、回路本体とバーインテスト用の電源
ラインに接続されたバーインテスト用電源端子との間に
接続されて、半導体素子の外部からオン・オフ制御可能
なスイッチ手段を設けている。スイッチ手段は、バーイ
ンテスト用電源端子と電源端子との間にソース・ドレイ
ンを接続し、かつそのゲートを半導体素子に設けたテス
ティング端子に接続した電界効果トランジスタで構成
し、テスティング端子に印加される信号レベルによって
電界効果トランジスタをオン・オフ動作させるように構
成する。或いは、スイッチ手段は、バーインテスト用電
源端子と電源端子との間に介挿され、電源端子側からバ
ーインテスト用電源端子に向けて逆極性に接続されたダ
イオードで構成する。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例の半導体装置の概略構成を
示す平面図である。長尺フィルムで形成されるテープキ
ャリヤ１の幅方向の中央部位には複数個のデバイスホー
ル２が配列形成され、かつ両側には多数個のスプロケッ
トホール３が配列形成される。また、このテープキャリ
ア１の片面には銅箔等の導電膜によりデバイスホール２
に臨んでリード４とパッド５が形成され、かつ同様にテ
ープキャリア１の両側に沿ってバーインテスト用のＶDD
ライン６とＶSSライン７が延設されている。そして、前
記デバスイホール２にはそれぞれ半導体素子１０が搭載
される。この半導体素子１０は例えば図示を省略する電
極に設けたバンプを前記リード４にボンディングする等
の手法によって搭載される。
る。図１は本発明の一実施例の半導体装置の概略構成を
示す平面図である。長尺フィルムで形成されるテープキ
ャリヤ１の幅方向の中央部位には複数個のデバイスホー
ル２が配列形成され、かつ両側には多数個のスプロケッ
トホール３が配列形成される。また、このテープキャリ
ア１の片面には銅箔等の導電膜によりデバイスホール２
に臨んでリード４とパッド５が形成され、かつ同様にテ
ープキャリア１の両側に沿ってバーインテスト用のＶDD
ライン６とＶSSライン７が延設されている。そして、前
記デバスイホール２にはそれぞれ半導体素子１０が搭載
される。この半導体素子１０は例えば図示を省略する電
極に設けたバンプを前記リード４にボンディングする等
の手法によって搭載される。
【０００９】前記半導体素子１０の回路構成を図２に示
す。回路本体１１は半導体素子の本来の回路を構成する
ものであり、入力端子１２及び出力端子１３が接続され
る。また、この回路本体１１に対してはテスティング回
路１４が付加される。テスティング回路１４は前記バー
インテスト用ＶDDライン６に接続されるバーインテスト
用ＶDD電源端子１５を前記回路本体１１に接続し或いは
切離するためのＰチャネルＭＯＳトランジスタで構成さ
れるスイッチ１６が設けられる。そして、このスイッチ
１６をオン，オフ制御するためのインバータ１７がＰチ
ャネルＭＯＳトランジスタのゲートに接続され、更にテ
スティング端子１８に接続される。また、ゲートとバー
インテスト用ＶDD電源端子１５との間にプルアップ抵抗
１９が接続され、スイッチ１６と回路本体１１との接続
点にはＶDD電源端子２０が接続される。更に、ＶSS電源
端子２１はバーインテスト用ＶSSライン７に接続され
る。なお、前記ＶDD電源端子２０、テスティング端子１
８、入力端子１２、出力端子１３はそれぞれ前記リード
４及びパッド５に接続されている。
す。回路本体１１は半導体素子の本来の回路を構成する
ものであり、入力端子１２及び出力端子１３が接続され
る。また、この回路本体１１に対してはテスティング回
路１４が付加される。テスティング回路１４は前記バー
インテスト用ＶDDライン６に接続されるバーインテスト
用ＶDD電源端子１５を前記回路本体１１に接続し或いは
切離するためのＰチャネルＭＯＳトランジスタで構成さ
れるスイッチ１６が設けられる。そして、このスイッチ
１６をオン，オフ制御するためのインバータ１７がＰチ
ャネルＭＯＳトランジスタのゲートに接続され、更にテ
スティング端子１８に接続される。また、ゲートとバー
インテスト用ＶDD電源端子１５との間にプルアップ抵抗
１９が接続され、スイッチ１６と回路本体１１との接続
点にはＶDD電源端子２０が接続される。更に、ＶSS電源
端子２１はバーインテスト用ＶSSライン７に接続され
る。なお、前記ＶDD電源端子２０、テスティング端子１
８、入力端子１２、出力端子１３はそれぞれ前記リード
４及びパッド５に接続されている。
【００１０】このように構成された半導体装置の回路動
作について説明する。先ず、テープキャリヤ１上に搭載
された各半導体素子１０の機能テストを行う。この工程
では、機能テストを行う半導体素子のテステイング端子
１８をローレベルにすると、インバータ１７の出力はハ
イレベルとなりＰチャネルＭＯＳトランジスタからなる
スイッチ１６はオフとなり、回路本体１１はバーインテ
スト用ＶDDライン６から切り離され、結果としてこの半
導体素子１０はテープキャリア１に搭載されている他の
半導体素子から独立となる。したがって、この半導体素
子１０のＶDD電源端子２０に所定の電圧を供給し、かつ
入力端子１２及び出力端子１３をパッド５を利用して図
外のテスト装置に接続することにより、半導体素子１０
を独立した状態で機能テストを行うことができる。この
機能テストの結果、不良品が発見されたとには、その半
導体素子をテープキャリヤ１から機械的に打ち抜いて除
去する。
作について説明する。先ず、テープキャリヤ１上に搭載
された各半導体素子１０の機能テストを行う。この工程
では、機能テストを行う半導体素子のテステイング端子
１８をローレベルにすると、インバータ１７の出力はハ
イレベルとなりＰチャネルＭＯＳトランジスタからなる
スイッチ１６はオフとなり、回路本体１１はバーインテ
スト用ＶDDライン６から切り離され、結果としてこの半
導体素子１０はテープキャリア１に搭載されている他の
半導体素子から独立となる。したがって、この半導体素
子１０のＶDD電源端子２０に所定の電圧を供給し、かつ
入力端子１２及び出力端子１３をパッド５を利用して図
外のテスト装置に接続することにより、半導体素子１０
を独立した状態で機能テストを行うことができる。この
機能テストの結果、不良品が発見されたとには、その半
導体素子をテープキャリヤ１から機械的に打ち抜いて除
去する。
【００１１】次に、機能テストが終了して良品とされた
半導体素子１０に対してバーインテストを行う回路動作
を説明する。バーインテスト時にはバーインテスト用の
ＶDDライン６とＶSSライン７との間に電圧を印加する。
また、同時にテスティング端子１８をオープン状態とす
ると、インバータ１７の入力はプルアップ抵抗１９によ
りハイレベルとなりインバータ１７の出力はロ−レベル
となってスイッチ１６はオンされ、バーインテスト用Ｖ
DD電源端子１５と回路本体１１とが接続される。これに
より、回路本体１１はＶDDライン６とＶSSライン７にそ
れぞれ接続され、バーインテストが可能となる。これは
機能テストにおいて良品とされたテープキャリア１上の
他の半導体素子においても同じである。なお、バーイン
テスト後に個々に分離されたこの種の半導体装置を実際
に使うには、バーインテスト用ＶDD電源端子１５を用い
ずにＶDD電源端子２０のみを使用すればよい。
半導体素子１０に対してバーインテストを行う回路動作
を説明する。バーインテスト時にはバーインテスト用の
ＶDDライン６とＶSSライン７との間に電圧を印加する。
また、同時にテスティング端子１８をオープン状態とす
ると、インバータ１７の入力はプルアップ抵抗１９によ
りハイレベルとなりインバータ１７の出力はロ−レベル
となってスイッチ１６はオンされ、バーインテスト用Ｖ
DD電源端子１５と回路本体１１とが接続される。これに
より、回路本体１１はＶDDライン６とＶSSライン７にそ
れぞれ接続され、バーインテストが可能となる。これは
機能テストにおいて良品とされたテープキャリア１上の
他の半導体素子においても同じである。なお、バーイン
テスト後に個々に分離されたこの種の半導体装置を実際
に使うには、バーインテスト用ＶDD電源端子１５を用い
ずにＶDD電源端子２０のみを使用すればよい。
【００１２】したがって、この半導体装置では、機能テ
スト時にはテスティング端子１８に所定の信号を入力す
れば回路本体１１をＶDDライン６から切り離すことがで
き、個々の半導体素子を独立させることができる。ま
た、バーインテスト時にはテスティング端子１８に何ら
信号を入力しなければ回路本体１１をＶDDライン６に接
続することができ、テープキャリア１上の全ての半導体
素子に通電を行うことができる。これにより、個々の半
導体素子１０をＶDDライン６から機械的或いは電気的に
切り離すための回路素子をテープキャリア１に設ける必
要がなく、工数の増大を防止することが可能となる。な
お、各半導体素子に設けたテステイング回路は僅かな素
子数で構成できるので素子数の多い回路本体１１だけを
シリコン基板上に構成する場合と比較してもチップサイ
ズが大きくなることは殆どなく、コスト上昇もない。し
たがって、従来のものに比較してテープキャリヤ上での
バーインテストを低コストで実行することができる。
スト時にはテスティング端子１８に所定の信号を入力す
れば回路本体１１をＶDDライン６から切り離すことがで
き、個々の半導体素子を独立させることができる。ま
た、バーインテスト時にはテスティング端子１８に何ら
信号を入力しなければ回路本体１１をＶDDライン６に接
続することができ、テープキャリア１上の全ての半導体
素子に通電を行うことができる。これにより、個々の半
導体素子１０をＶDDライン６から機械的或いは電気的に
切り離すための回路素子をテープキャリア１に設ける必
要がなく、工数の増大を防止することが可能となる。な
お、各半導体素子に設けたテステイング回路は僅かな素
子数で構成できるので素子数の多い回路本体１１だけを
シリコン基板上に構成する場合と比較してもチップサイ
ズが大きくなることは殆どなく、コスト上昇もない。し
たがって、従来のものに比較してテープキャリヤ上での
バーインテストを低コストで実行することができる。
【００１３】図３は本発明の第２実施例を示し、半導体
素子に設けられるテスティング回路の変形例を示した図
である。ここではテスティング回路１４Ａは、回路本体
１１とバーインテスト用ＶDD電源端子１５との間に介挿
したダイオード２２で構成されている。なお、回路本体
１１には入力端子１２，出力端子１３，ＶDD電源端子２
０，ＶSS電源端子２１が接続され、入力端子１２，出力
端子１３は図１に示したようにリード４及びパッド５に
接続され、ＶSS電源端子２１はテープキャリア１に設け
たＶSSライン６に接続されていることは言うまでもな
い。また、前記バーインテスト用ＶDD電源端子２０はＶ
DDライン６に接続されていることも勿論である。
素子に設けられるテスティング回路の変形例を示した図
である。ここではテスティング回路１４Ａは、回路本体
１１とバーインテスト用ＶDD電源端子１５との間に介挿
したダイオード２２で構成されている。なお、回路本体
１１には入力端子１２，出力端子１３，ＶDD電源端子２
０，ＶSS電源端子２１が接続され、入力端子１２，出力
端子１３は図１に示したようにリード４及びパッド５に
接続され、ＶSS電源端子２１はテープキャリア１に設け
たＶSSライン６に接続されていることは言うまでもな
い。また、前記バーインテスト用ＶDD電源端子２０はＶ
DDライン６に接続されていることも勿論である。
【００１４】この回路では、半導体素子の機能テストに
際しては、機能テストを行う半導体素子のＶDD電源端子
２０に所定の電圧を供給する一方、バーインテスト用Ｖ
DD電源端子１５が接続されているＶDDライン６には前記
ＶDD電源端子２０に供給されている電圧値よりダイオー
ド２２のＶF 電圧分だけ低い電圧を印加する。このため
ダイオード２２は逆バイアスとなってオフとなり、各半
導体素子の回路本体１１はＶDDライン６から切り離され
た状態となり、テープキャリアに搭載された各半導体素
子は個々に分離された状態となる。したがって、入力端
子１２及び出力端子１３をパッド５を通して図外のテス
ト装置に接続することで半導体素子１０を個別にテスト
することができる。不良品はこの工程でフィルムキャリ
ヤ１より打ち抜かれる。
際しては、機能テストを行う半導体素子のＶDD電源端子
２０に所定の電圧を供給する一方、バーインテスト用Ｖ
DD電源端子１５が接続されているＶDDライン６には前記
ＶDD電源端子２０に供給されている電圧値よりダイオー
ド２２のＶF 電圧分だけ低い電圧を印加する。このため
ダイオード２２は逆バイアスとなってオフとなり、各半
導体素子の回路本体１１はＶDDライン６から切り離され
た状態となり、テープキャリアに搭載された各半導体素
子は個々に分離された状態となる。したがって、入力端
子１２及び出力端子１３をパッド５を通して図外のテス
ト装置に接続することで半導体素子１０を個別にテスト
することができる。不良品はこの工程でフィルムキャリ
ヤ１より打ち抜かれる。
【００１５】不良品が除かれたテープキャリア上の各半
導体素子をバーインテストする際には、ＶDD電源端子２
０には電圧を加えず、バーインテスト用のＶDDライン６
にのみ所定の電圧を印加する。これにより、ダイオード
２２はオン状態となり、回路本体１１にはバーインテス
ト用ＶDD電源端子１５から所定の電圧が印加される。こ
の時にはテープキャリア１上の全ての半導体素子の回路
本体に電圧が印加され、各半導体素子のバーインテスト
が可能となる。なお、バーインテスト終了後に半導体装
置を実際に使うにはＶDD電源端子２０を用いればよいこ
とは言うまでもない。また、バーインテスト用ＶDD電源
端子１５を用いてもよく、この場合にはダイオード２２
をＶDD−ＶSS間の電源保護ダイオードとしても使える利
点がある。このように本実施例でもテスティング回路を
設けた場合でも半導体素子の素子数の増加が僅かで、シ
リコン基板上に構成してもチップサイズの増加にはなら
ない程度である。したがって、従来のものに比べて工程
数を増加することなく低コストでのバーインテストが実
行できる。
導体素子をバーインテストする際には、ＶDD電源端子２
０には電圧を加えず、バーインテスト用のＶDDライン６
にのみ所定の電圧を印加する。これにより、ダイオード
２２はオン状態となり、回路本体１１にはバーインテス
ト用ＶDD電源端子１５から所定の電圧が印加される。こ
の時にはテープキャリア１上の全ての半導体素子の回路
本体に電圧が印加され、各半導体素子のバーインテスト
が可能となる。なお、バーインテスト終了後に半導体装
置を実際に使うにはＶDD電源端子２０を用いればよいこ
とは言うまでもない。また、バーインテスト用ＶDD電源
端子１５を用いてもよく、この場合にはダイオード２２
をＶDD−ＶSS間の電源保護ダイオードとしても使える利
点がある。このように本実施例でもテスティング回路を
設けた場合でも半導体素子の素子数の増加が僅かで、シ
リコン基板上に構成してもチップサイズの増加にはなら
ない程度である。したがって、従来のものに比べて工程
数を増加することなく低コストでのバーインテストが実
行できる。
【００１６】
【発明の効果】以上説明したように本発明は、テープキ
ャリア上に搭載される複数個の半導体素子には、それぞ
れバーインテスト用電源端子と電源端子とを設けるとと
もに、これらの電源端子間に外部からオン・オフ制御可
能なスイッチ手段を設けているので、スイッチ手段をオ
フしたときにはバーインテスト用電源端子をオープン状
態として半導体素子を他から切り離してその機能テスト
を可能とし、スイッチ手段をオンしたときには各半導体
素子にバーインテスト用電源を供給してバーインテスト
を実行することができる。これにより、テープキャリア
には機械的或いは電気的に各半導体素子を他から分離さ
せるための回路素子が不要となり、工数を低減できると
ともに低コスト化を実現できる効果がある。ここで、ス
イッチ手段を電界効果トランジスタで構成し、テスティ
ング端子に印加される信号レベルによって電界効果トラ
ンジスタを任意にオン・オフ動作させる構成とすれば、
選択された半導体素子のスイッチ手段をオフすると共に
その電源端子に電源を供給することで、その半導体素子
にのみ個別に電源を供給し、その半導体素子の機能テス
トが可能となる。また、電界効果トランジスタをオンし
たときには、その半導体素子には他の半導体素子と共に
バーインテスト用電源を供給することが可能となる。ま
た、スイッチ手段をダイオードで構成し、電源端子に対
してバーインテスト用電源端子の供給電圧を低くすれば
ダイオードをオフさせ、その半導体素子を他の半導体素
子から切り離して機能テストが可能となり、バーインテ
スト用電源端子の電圧を高くすればダイオードをオンさ
せて他の半導体素子と共にバーインテスト用電源を供給
することが可能となる。
ャリア上に搭載される複数個の半導体素子には、それぞ
れバーインテスト用電源端子と電源端子とを設けるとと
もに、これらの電源端子間に外部からオン・オフ制御可
能なスイッチ手段を設けているので、スイッチ手段をオ
フしたときにはバーインテスト用電源端子をオープン状
態として半導体素子を他から切り離してその機能テスト
を可能とし、スイッチ手段をオンしたときには各半導体
素子にバーインテスト用電源を供給してバーインテスト
を実行することができる。これにより、テープキャリア
には機械的或いは電気的に各半導体素子を他から分離さ
せるための回路素子が不要となり、工数を低減できると
ともに低コスト化を実現できる効果がある。ここで、ス
イッチ手段を電界効果トランジスタで構成し、テスティ
ング端子に印加される信号レベルによって電界効果トラ
ンジスタを任意にオン・オフ動作させる構成とすれば、
選択された半導体素子のスイッチ手段をオフすると共に
その電源端子に電源を供給することで、その半導体素子
にのみ個別に電源を供給し、その半導体素子の機能テス
トが可能となる。また、電界効果トランジスタをオンし
たときには、その半導体素子には他の半導体素子と共に
バーインテスト用電源を供給することが可能となる。ま
た、スイッチ手段をダイオードで構成し、電源端子に対
してバーインテスト用電源端子の供給電圧を低くすれば
ダイオードをオフさせ、その半導体素子を他の半導体素
子から切り離して機能テストが可能となり、バーインテ
スト用電源端子の電圧を高くすればダイオードをオンさ
せて他の半導体素子と共にバーインテスト用電源を供給
することが可能となる。
【図１】本発明の半導体装置の外観構成を示す平面図で
ある。
ある。
【図２】本発明の第１実施例の半導体素子の回路構成図
である。
である。
【図３】本発明の第２実施例の半導体素子の回路構成図
である。
である。
【図４】従来の半導体装置の一例の平面図である。
【図５】従来の半導体装置の他の例の平面図である。
【図６】従来の半導体装置の更に他の例の平面図であ
る。
る。
１ テープキャリア ４ リード ５ パッド ６ バーインテスト用ＶDDライン ７ ＶSSライン １０ 半導体素子 １１ 回路本体 １２ 入力端子 １３ 出力端子 １４，１４Ａ テスティング回路 １５ バーインテスト用ＶDD電源端子 １６ スイッチ １８ テスティング端子 ２０ ＶDD電源端子 ２１ ＶSS電源端子
Claims (3)
- 【請求項１】 テープキャリア上に複数個の半導体素子
を搭載すると共に、前記各半導体素子に同時にバーイン
テスト用の電源を供給するための電源ラインを設けた半
導体装置において、前記各半導体素子は、回路本体と、
この回路本体に直接接続される電源端子と、前記回路本
体と前記バーインテスト用の電源ラインに接続されたバ
ーインテスト用電源端子との間に接続されて、半導体素
子の外部からオン・オフ制御可能なスイッチ手段を設け
たことを特徴とする半導体装置。 - 【請求項２】 スイッチ手段は、バーインテスト用電源
端子と電源端子との間にソース・ドレインを接続し、か
つそのゲートを半導体素子に設けたテスティング端子に
接続した電界効果トランジスタで構成し、テスティング
端子に印加される信号レベルによって電界効果トランジ
スタをオン・オフ動作させるように構成してなる請求項
１の半導体装置。 - 【請求項３】 スイッチ手段は、バーインテスト用電源
端子と電源端子との間に介挿され、電源端子側からバー
インテスト用電源端子に向けて逆極性に接続されたダイ
オードである請求項１の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12198993A JPH06310578A (ja) | 1993-04-26 | 1993-04-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12198993A JPH06310578A (ja) | 1993-04-26 | 1993-04-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06310578A true JPH06310578A (ja) | 1994-11-04 |
Family
ID=14824814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12198993A Pending JPH06310578A (ja) | 1993-04-26 | 1993-04-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06310578A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100274710B1 (ko) * | 1996-06-27 | 2000-12-15 | 가네꼬 히사시 | 결함이 있는 디바이스의 영향 없이 반도체 디바이스를 시험하는 시스템 및 그것에 사용되는 시험 방법 |
| WO2011161819A1 (ja) * | 2010-06-25 | 2011-12-29 | 富士通株式会社 | 電源電流測定装置、電源電流測定装置を含む試験装置、及び電源電流測定装置を含む情報処理装置 |
| JP2021196284A (ja) * | 2020-06-16 | 2021-12-27 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6326584A (ja) * | 1986-07-18 | 1988-02-04 | Nec Corp | 半導体集積回路装置 |
| JPH0336748A (ja) * | 1989-07-03 | 1991-02-18 | Fujitsu Ltd | 半導体集積回路装置 |
| JPH0552900A (ja) * | 1991-08-27 | 1993-03-02 | Nippondenso Co Ltd | 半導体ウエハ |
-
1993
- 1993-04-26 JP JP12198993A patent/JPH06310578A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH0552900A (ja) * | 1991-08-27 | 1993-03-02 | Nippondenso Co Ltd | 半導体ウエハ |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100274710B1 (ko) * | 1996-06-27 | 2000-12-15 | 가네꼬 히사시 | 결함이 있는 디바이스의 영향 없이 반도체 디바이스를 시험하는 시스템 및 그것에 사용되는 시험 방법 |
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| JP2021196284A (ja) * | 2020-06-16 | 2021-12-27 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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