JPS614978A

JPS614978A - 論理集積回路

Info

Publication number: JPS614978A
Application number: JP59125155A
Authority: JP
Inventors: Shuichi Nakagami; 中上　修一
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-06-20
Filing date: 1984-06-20
Publication date: 1986-01-10

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［技術分野］この発明は、半導体集積回路技術さらには論理ＬＳＩ（
大規模集積回路）の構成に適用して特に有効な技術に関
し、例えば内部にテスティングを容易にする機能を有す
るようにされた論理ＬＳＩに利用して有効な技術に関す
る。

［背景技術］マスタスライス法によって構成されるゲートアレイのよ
うな論理ＬＳＩ（以下マイクスライスＬＳＩと称する）
の機能試験を行なう場合、従来はＬＳＩテスタと呼ばれ
る装置によってＬＳＩの各入力ピンに適当なバイナリデ
ータからなるテストパターンを入れる。そして、そのと
きの出力を監視して評価を行なうことにより、いずわの
論理ゲート回路に故障があるか検出するようにしていた
。

しかし、試験される論理ＬＳＩは、近年ますますゲート
数および入出力ピン数が増加される傾向にあり、ゲート
数が多くなるほど必要なテストパターンの量が多くなる
。そのため、そのような複雑かつ大量のテストパータン
の作成が難しくなるとともに、テストパターンの作成お
よびテスティングに要する時間が長くなってしまう。そ
の結果、ゲート数が多くなるほどテスティングのために
要するコストの割合が増加し、ＬＳＩの原価を高くする
という問題点があった。

そこで、論理ＬＳＩのテスティングを容易に行なえるよ
うにするため、論理ＬＳＩの本来の機能とは別に、テス
ト機能を実行するためのラッチ回路を設けたり論理ＬＳ
Ｉ内部のフリップフロップをテスティングの際にシフト
レジスタとして動作させることができるようにする方法
が提案されている。（論理ＬＳＩ内に本来の機能を実行
する回路の他にテスト用の補助回路を構成する技術につ
いては、例えば特願昭５７−９’６１６４号参照）。

しかしながら、上記のように論理ＬＳＩ内でテスト用の
論理回路を組んだり、ラッチ回路のような補助回路を組
み込んだりする方法では、回路設計が複雑になるととも
に、チップサイズもかなり大きくなってしまうという不
都合がある。

［発明の目的〕この発明の・目的は、論理ＬＳＩ［のコストを低減する
ことにある。

この発明の他の目的は、大幅に回路設計を変更したり、
チップサイズを増大させることなくテスティングを容易
にする機能を備えた論理ＬＳＩを提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。

［発明の概要］本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、論理ＬＳＩ内に、テスト信号供給用の信号線
とテスト用出力信号線とを互いに直交するように配設す
るとともに、各信号線の交点に各論理ゲート回路に対応
されたスイッチＭＯ３ＦＥＴ（絶縁ゲート型電界効果ト
ランジスタ）を配設し、このスイッチＭＯ８ＦＥＴのゲ
ート端子に各論理ゲート回路の出力端子を接続させ、い
つでも所望の論理ゲート回路の出力状態を上記テスト用
出力信号線にのせて外部へ出力できるようにして、論理
ＬＳＩのコストを低減するとともに、大幅に回路設計を
変更したり、チップサイズを増大させることなくテステ
ィングを容易にする機能を備えた論理ＬＳＩを提供する
という上記目的を達成するものである。

［実施例コ第１図は、本発明をマスクスライスＬＳＩに適用した場
合の一実施例を示す。図において、鎖線Ａで囲まれた各
回路ブロックは、単結晶シリコンのような一個の半導体
基板上において形成される。

同図において、１はＥＣＬ回路（エミッタ・カップルド
・ロジック回路）のような論理ゲート回路Ｇ１１＋Ｇ１
２＋・・・・Ｇｍｎがマトリックス状に配設されてなる
内部ロジック回路部で、この内部ロジック回路部１内に
、マスタスライス法による配線形成時に各論理ゲート回
路Ｇｌｌ〜Ｇｍｎ間を適当な信号線で接続することによ
って、所望の論理動作を行なうロジック回路が構成され
る。

また、図示しないが、上記内部ロジック回路部１の周辺
には、外部から供給される入力信号を内部の論理ゲート
回路の特性に適したレベルに変換して供給する入力バッ
ファ回路や内部ロジック回路部１のロジック動作によっ
て形成された出力信号を、所定のレベルに変換して外部
へ出力する出力バラ９フ回路および内部ロジック回路部
１内の各論理ゲート回路Ｇ１１〜Ｇｍｎに必要な電源電
圧や基準電圧を発生して供給する電源回路等が配設され
ている。

そして、この実施例では、上記内部ロジック回路部１内
に、上記論理ゲート回路Ｇ１１〜Ｇ　ｍ　ｎの配列に対
応してｎ本のテスト信号供給用信号線Ｌｔｉ、〜Ｌｔｉ
ｎと、ｍ本のテスト用出力信号Ｊｌｌ　Ｌ　ｔ　ｏ　１
〜Ｌｔｏｍとが、互いに直交する方向に格子状をなして
配設されている。直交するように配設された上記テスト
信号供給用信号Ｌｔ　ｉ１〜Ｌｔ　ｉｎとテスト用出力
信号線Ｌ　ｔ　ｏ　１〜Ｌｔｏｍの各交叉点には、上記
各論理ゲート回路Ｇ１ス〜Ｇ　ｍ　ｎに各々対応し゛Ｃ
スイッチＭＯ５ＦＥＴＱｌｉ〜Ｑ　ｍ　ｎが配設されて
いる。

これらのＭＯＳ　Ｆ　Ｅ　ＴＱｌｌ　〜Ｑｍ　ｎは、そ
れぞれドレイン端子が上記テスト信号供給用信号線Ｌ　
ｔ　ｉ　１〜Ｌｔｉｎに接続され、ソース端子が上記テ
スト用出力信号＃Ｌｔｏｚ〜Ｌｔｏｍに接続されている
。

また、上記各ＭＯ８ＦＥＴＱ１１〜Ｑｍｎのゲート端子
には、対応する論理ゲート回路Ｇｌｌ〜Ｇ　ｍ　ｎの出
力端子（論理ゲート回路の出方段を構成するエミッタ・
フォロワ・トランジスタのエミッタとエミッタ抵抗との
接続ノード）に接続されている。つまり、各ＭＯ８ＦＥ
ＴＱ１、〜Ｑｒｎｎは対応する論理ゲート回路０１１〜
Ｇ、ｍｎの出方電圧によってオン、オフされるようにさ
れている。

、さらに、上記内部ロジック回路部１の外側には、外部
端子５から供給されるテスト用クロックφｔに基づいて
、上記各テスト信号供給用信号線Ｌｔｉ１〜Ｌｔ、ｉｎ
に対しテスト信号を形成して印加するテスト信号印加回
路６が設されている。このテスト信号印加回路６は、特
に制限さゎないが、例えばシフトレジスタのような回路
によって構成され、外部端子５がら供給されるテスト用
クロックφｔに同期して、上記テスト信号供給用信号線
Ｌｔ　＋１〜Ｌｔｉｎを走査してそれぞれハイレベルの
電圧を順番に印加して行くようにされている。

一方、上記テスト用出方信号線Ｌ　ｔ　ｏ　１〜Ｌｔｏ
ｍに対応して、内部ロジック回路部１の外側には、各テ
スト用出力信号線１ｔｏ１〜Ｌｔｏｍのレベルを検出し
て増幅するセンスアンプＳＡ１〜ＳＡｍからなるセンス
回路７が配設ぎれている。

また、このセンス回路７に隣接してシフトレジスタ８が
配設され、上記各センスアンプＳＡ１〜ＳＡｍで増幅さ
れたテスト出力信号をシフトして、シリアル信号として
テスト用出力端子９より外部へ出力するようにされてい
る。

従って、上記実施例によれば、ＬＳＩの入力端子からテ
ストパターンの代わりに、システムを構成した場合に入
力される信号を入れてやるとともに、外部端子５にテス
ト用クロックφｔを入れてやる。すると、テスト信号印
加回路６によってテスト信号供給用信号線Ｌ　ｔ　ｉ　
１〜Ｌｔｉｎが順番にハイレベルにされるため、ハイレ
ベルにされた信号線に対応した論理ゲート回路のそのと
きの出力状態に応じて、その信号線に接続されたＭＯ８
ＦＥＴＱがオンまたはオフ状態にされる。ＭＯ８ＦＥＴ
Ｑがオンされると、これに接続されたテスト用出力信号
線Ｌｔｏはハイレベルにされ、オフのときはロウレベル
にされる。

このようにして、−列分の論理ゲート回路の出力状態が
同時にセンス回路７に送られて増幅され、シフトレジス
タ８によってテスト用出力端子９へ向かってシフトされ
る。−列分の論理ゲート回路の出力状態に対応したテス
ト信号が出力されると、次のテスト信号供給用信号線Ｌ
ｔｉがハイレベルにされるため、テスト用出力端子９を
観察していれば、すべての論理ゲート回路の出力状態を
チェックすることができる。これによって、どの論理ゲ
ート回路に故障があるのか、テストパターンを用いるこ
となく検出することができるようになる。

その結果、複雑かつ膨大なテストパターンの作成および
それを用いたテスティングに要する時間が節約され、コ
ストダウンが可能になる。

上記実施例においては、バイポーラトランジスタからな
るＥＣＬ論理ゲート回路の出力端子にＭＯＳＦＥＴを接
続しているが、一般にバイポーラ集積回路で、プロセス
を全く変更しないでＭＯ８集積回路におけるようなＭＯ
８Ｆ’ＥＴを形成することは困難である。

しかしながら、上記実施例では各論理ゲート回路Ｇ１１
〜Ｇ　ｍ　ｎに対応して設けられるＭＯ８ＦＥＴＱｉ　
１〜Ｑｍｎは、単にスイッチ機能を有していればよく、
その特性はあまり問題とならない。

そこで、この実施例では、例えば第２図に示すように、
半導体基板１０上に絶縁膜１２を介して形成される論理
ゲート回路の出力信号線（アルミ配線）１３の両側に位
置されるように、半導体基板１０の主面のＰ型半導体領
域１１上に、例えばバイポーラトランジスタのエミッタ
領域となるＮ１拡散層の形成と同時にＮ十拡散層１４ａ
と１４ｂを形成しておく。そして、とのＮ＋拡散層１４
ａ、１４’ｂ上の絶縁膜１２に対してコンタクトホール
１５ａ、１５ｂを形成して、アルミ電極１６ａ、１６ｂ
を介して第１図のテスト用入出力信号線ＬｔｉとＬｔｏ
に接続させるようにする。

これによって、Ｎ十拡散層１４ａ、’１４ｂをソース、
ドレイン領域とし、論理ゲート回路の出力信号線１３を
ゲート電極とするＭＯＳＦＥＴが形成され、各テスト信
号供給用信号線Ｌｔ　ｉ１〜Ｌｔｉｎとテスト用量力信
号線Ｌｔｏ１〜ｌｔｏｍ間にそれぞれ接続されるように
さ九ている。

その結果、バイポーラ集積回路のプロセスを変更するこ
となく上記のような論理ＬＳＩを形成することが可能に
される。

なお、最近では、ＭＯ８ｉ’ＥＴとバイポーラトランジ
スタを同一のチップ上に形成するＢ１ＣＭｏ５（パイシ
ーモス）なる技術が提案されている。

従って、そのような技術が適用されるＬＳＩに対して本
発明を適用すれば、各テスト用入出力信号線間に接続さ
れるＭＯ，５ＦＥＴＱ１．〜Ｑｍｎの形成が更に簡単に
行なえるとともに、信頼性も向上される。

さらに、上記実施例のマスタスライスＬＳＩでは、論理
ゲート回路を構成するトランジスタや抵抗が、第３図に
示すように、一つの矩形状の領域に形成されてなる基本
セル４個を一つのブロックとして、このブロックＢを適
当な間隔をおいてマトリックス状に配設する。そして、
各ブロック間のチャンネル領域Ｃに各論理ゲート回路間
を接続する信号線や電源線が配設されるようにされる。

従って、本実施例を上記のようなマスタスライスＬＳＩ
に適用する場合には、各ブロック間に格子状をなすよう
に設けられたチャンネル領域Ｃにテスト信号供給用信号
線Ｌ　ｔ　ｉ　１〜Ｌｔｉｎおよびテスト用出力信号線
Ｌｔ　Ｏｊ〜Ｌｔｏｍを、例えば４本ずつまとめて配設
するようにすればよい。

［効果］論理ＬＳＩ内にテスト信号供給用の信号線とテスト用出
力信号線とを互いに直交するように配設するとともに、
各信号線の交点に各論理ゲート回路に対応されたスイッ
チ素子（ＭＯＳＦＥＴ）を配設し、このスイッチ素子の
コントロール端子（ゲート端子）に各論理ゲート回路の
出力端子を接続させてなるので、各テスト信号供給用信
号線に順番にテスト信号をのせることによって、テスト
パターンを用いることなくいつでも所望の論理ゲート回
路の出力状態を上記テスト用出力信号線にのせて外部へ
出力できるようになるという作用により、複雑かつ膨大
なテストパータンを用いることなくテスティングを行な
うことができ、これによって、論理ＬＳＩのコストを低
減するとともに、大幅に回路設計を変更したり、チップ
サイズを増大させることなくテスティングを容易にする
機能を備えた論理ＬＳＩを提供することができるという
効果がある。

、以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、前記実施例で
はテスト用出力信号線に接続されたセンスアンプにシフ
トレジスタを接続してテスト出力を一つの出力端子から
外部へ出力させるようにしているが、シフトレジスタを
省略して、テスト出力をパラレルに出力させるようにす
ることも可能である。その場合、通常の出力端子とテス
ト用の出力端子を共用させるようにすることも可能であ
り、それによって必要なピン数を減らすことができる。

［利用分野］以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＥＣＬ回路を基本論
理ゲート回路とするマスクスライスＬＳＩに適用したも
のについて説明したが、それに限定されるものでなく、
ＮＴＬ回路（ノン・スレーンヨールド・ロジック回路）
を基本論理ゲート回路とするマスタスライスＬＳＩその
低論理ＬＳＩ一般に利用することができる。

【図面の簡単な説明】

第１図は、本発明に係る論理集積回路の一実施例を示す
回路構成図、第２図は、各論理ゲート回路の出力端子に接続されるＭ
Ｏ’５ＦＥＴの構成例を示す断面図、第３図は、マスタ
スライスＬＳＩでの内部ロジック回路部のレイアウトの
一例を示す平面図である。１・・・・内部ロジック回路部、５・・・・テスト用ク
ロック入力用の外部端子、６・・・・テスト信号印加回
路、７・・・・センス回路、８・・・・シフトレジスタ
、９・・・・テスト用出力端子、１ｏ・・・・半導体基
板、１１・・・・Ｐ型半導体領域、１２・・・・絶縁膜
、１３・・・・論理ゲート回路出方信号線、１４ａ、１
４ｂ・・・・Ｎ＋拡散層（ソース、ドレイン領域）、１
５ａ、１５ｂ・・・・コンタクトホール、１６　ａ、　
　１６　ｂ−アルミ電極、Ｇ’１１−Ｇｍｎ−論理ゲー
ト回路、Ｌｔｉｌ〜Ｌｔｉｎ・・・・テスト信号供給用
信号線、Ｌｔｏ１〜Ｌｔｏｍ・・テスト用出力信号線、
Ｑ１１〜Ｑｍｎ・・・・スイッチＭＯ３ＦＥＴ、ＳＡ１
−８Ａｍ・・・・センスアンプ。第　　１　　図ヤ第　　２　　図第　　３　　図

Claims

【特許請求の範囲】１、複数個の論理ゲート回路からなる論理集積回路であ
って、該論理集積回路内には、複数本のテスト信号供給
用の信号線と、テスト用出力信号線とが互いに交叉する
ように配設され、各信号線の交点には上記各論理ゲート
回路に対応されたスイッチ素子が配設され、このスイッ
チ素子のコントロール端子には上記各論理ゲート回路の
出力端子がそれぞれ接続されてなることを特徴とする論
理集積回路。２、上記テスト信号供給用信号線には、外部から供給さ
れる制御信号に基づいてテスト信号を形成するテスト信
号印加回路によって、順次テスト信号が印加されるよう
にされてなることを特徴とする特許請求の範囲第１項記
載の論理集積回路。３、上記各テスト用出力信号線には、それぞれそのレベ
ルを検出するセンス回路が接続され、このセンス回路か
らテスト結果を示す信号が出力されるようにされてなる
ことを特徴とする特許請求の範囲第１項もしくは第２項
記載の論理集積回路。４、上記センス回路にはシフトレジスタが接続され、各
テスト用出力信号線から読み出された信号は上記シフト
レジスタによってシフトされ、一つの出力端子から外部
へ出力されるようにされてなることを特徴とする特許請
求の範囲第１項、第２項もしくは第３項記載の論理集積
回路。５、上記論理ゲート回路は、バイポーラ型トランジスタ
によって構成されてなることを特徴とする特許請求の範
囲第１項、第２項、第３項もしくは第４項記載の論理集
積回路。