JPH1082834A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH1082834A JPH1082834A JP8235034A JP23503496A JPH1082834A JP H1082834 A JPH1082834 A JP H1082834A JP 8235034 A JP8235034 A JP 8235034A JP 23503496 A JP23503496 A JP 23503496A JP H1082834 A JPH1082834 A JP H1082834A
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- H01L2924/0001—Technical content checked by a classifier
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 エリアバンプ方式を適用した半導体集積回路
に関し、ウエハ試験或いはチップ試験を、入出力部に対
しても行えるようにすることを目的とする。 【解決手段】 複数の接続端子１１、内部回路１０、お
よび、該各接続端子と該内部回路との間にそれぞれ設け
られた複数の入出力部１４を有する半導体集積回路であ
って、前記接続端子と前記入出力部との間に設けられた
第１の試験用回路１５を備えるように構成する。
に関し、ウエハ試験或いはチップ試験を、入出力部に対
しても行えるようにすることを目的とする。 【解決手段】 複数の接続端子１１、内部回路１０、お
よび、該各接続端子と該内部回路との間にそれぞれ設け
られた複数の入出力部１４を有する半導体集積回路であ
って、前記接続端子と前記入出力部との間に設けられた
第１の試験用回路１５を備えるように構成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
し、特に、エリアバンプ（エリアＢＵＭＰ）方式を適用
した半導体集積回路に関する。近年のコンピュータシス
テムの高速化の要求に伴い、半導体集積回路を高密度に
実装することが求められている。そして、実装面積を縮
小するためにエリアバンプ方式によるパッケージやＭＣ
Ｍ（Multi Chip Module)の実装を採用するチップが増え
て来ている。また、このエリアバンプ方式は、多数の入
出力部（入力回路，出力回路，または，入出力回路）や
信号端子を高密度に設けることができる。このようなエ
リアバンプ方式を適用した半導体集積回路に対するウエ
ハ試験或いはチップ試験において、入出力部に対する試
験も行うことが要望されている。
し、特に、エリアバンプ（エリアＢＵＭＰ）方式を適用
した半導体集積回路に関する。近年のコンピュータシス
テムの高速化の要求に伴い、半導体集積回路を高密度に
実装することが求められている。そして、実装面積を縮
小するためにエリアバンプ方式によるパッケージやＭＣ
Ｍ（Multi Chip Module)の実装を採用するチップが増え
て来ている。また、このエリアバンプ方式は、多数の入
出力部（入力回路，出力回路，または，入出力回路）や
信号端子を高密度に設けることができる。このようなエ
リアバンプ方式を適用した半導体集積回路に対するウエ
ハ試験或いはチップ試験において、入出力部に対する試
験も行うことが要望されている。
【０００２】
【従来の技術】図４はエリアバンプ方式によるマルチチ
ップモジュールの構成を示す図であり、同図（ａ）はマ
ルチチップモジュール（ＭＣＭ）を実装する様子を示
し、同図（ｂ）は１つのバンプを拡大して示すものであ
る。図４（ａ）に示されるように、半導体集積回路（チ
ップ）１の表面（下面）には複数のバンプ１１がアレイ
状に設けられ、これらのバンプ１１を対応する多層基板
２の表面（上面）に設けられた各電極２１に対応するよ
うに載置し、圧着処理または熱処理を行って、チップ１
のバンプ１１と多層基板２の電極２１との接続を行って
ＭＣＭを構成するようになっている。ここで、多層基板
２は複数の配線層（多層配線層）により構成され、該多
層基板２上に搭載する複数のチップの配線を該多層配線
層により接続するようになっている。また、多層基板２
の複数のチップを搭載する面と反対側（下面）には、プ
リント基板等に取り付けるための複数のピンが設けられ
ている。
ップモジュールの構成を示す図であり、同図（ａ）はマ
ルチチップモジュール（ＭＣＭ）を実装する様子を示
し、同図（ｂ）は１つのバンプを拡大して示すものであ
る。図４（ａ）に示されるように、半導体集積回路（チ
ップ）１の表面（下面）には複数のバンプ１１がアレイ
状に設けられ、これらのバンプ１１を対応する多層基板
２の表面（上面）に設けられた各電極２１に対応するよ
うに載置し、圧着処理または熱処理を行って、チップ１
のバンプ１１と多層基板２の電極２１との接続を行って
ＭＣＭを構成するようになっている。ここで、多層基板
２は複数の配線層（多層配線層）により構成され、該多
層基板２上に搭載する複数のチップの配線を該多層配線
層により接続するようになっている。また、多層基板２
の複数のチップを搭載する面と反対側（下面）には、プ
リント基板等に取り付けるための複数のピンが設けられ
ている。
【０００３】図４（ｂ）はバンプ１１を拡大して示すも
のであり、該バンプ１１は、例えば、はんだや金等によ
り半球面状として形成され、上述したように、チップ１
の表面にアレイ状に形成されている。
のであり、該バンプ１１は、例えば、はんだや金等によ
り半球面状として形成され、上述したように、チップ１
の表面にアレイ状に形成されている。
【０００４】
【発明が解決しようとする課題】上述したエリアバンプ
方式を適用したチップ（半導体集積回路）に対して実装
前に行うウエハ試験或いはチップ試験においては、バン
プ１１に対して直接に試験用プローブピンを当てること
が困難なため、或いは、試験用プローブピンによりバン
プ１１を傷つけると多層基板２への実装に支障が生じる
ため、図５に示すようなチップの周囲にだけ試験用のパ
ッドを設けて試験を行っている。
方式を適用したチップ（半導体集積回路）に対して実装
前に行うウエハ試験或いはチップ試験においては、バン
プ１１に対して直接に試験用プローブピンを当てること
が困難なため、或いは、試験用プローブピンによりバン
プ１１を傷つけると多層基板２への実装に支障が生じる
ため、図５に示すようなチップの周囲にだけ試験用のパ
ッドを設けて試験を行っている。
【０００５】図５は従来のエリアバンプを適用した半導
体集積回路の一例を示す図であり、参照符号１２は試験
用パッドを示している。図５に示す半導体集積回路は、
チップ１の周囲の両側（左側および右側）に試験用パッ
ド１２を設け、ウエハ試験或いはチップ試験を該試験用
パッド１２に対して試験用プローブピンを当てることに
より行っている。
体集積回路の一例を示す図であり、参照符号１２は試験
用パッドを示している。図５に示す半導体集積回路は、
チップ１の周囲の両側（左側および右側）に試験用パッ
ド１２を設け、ウエハ試験或いはチップ試験を該試験用
パッド１２に対して試験用プローブピンを当てることに
より行っている。
【０００６】さらに、関連技術として、試験用パッドの
みをプロービングし、例えば、図６に示すようなバウン
ダリスキャン(Boundary Scan：バウンダリＳＣＡＮ）方
式により内部回路の試験を行うものが提案されている。
図６は関連技術としてのエリアバンプを適用した半導体
集積回路のレイアウト構成の例を示すものであり、バウ
ンダリスキャン方式により内部回路の試験を行う方法を
説明するための図である。ここで、図６（ａ）におい
て、参照符号１３はフリップフロップ（バウンダリスキ
ャン・フリップフロップ）、１４は出力バッファ（入出
力部）、そして、１２１および１２２はテスト用パッド
を示している。また、図６（ｂ）は、図６（ａ）におけ
る参照符号ＡＡで示した部分を拡大して示すブロック回
路図である。
みをプロービングし、例えば、図６に示すようなバウン
ダリスキャン(Boundary Scan：バウンダリＳＣＡＮ）方
式により内部回路の試験を行うものが提案されている。
図６は関連技術としてのエリアバンプを適用した半導体
集積回路のレイアウト構成の例を示すものであり、バウ
ンダリスキャン方式により内部回路の試験を行う方法を
説明するための図である。ここで、図６（ａ）におい
て、参照符号１３はフリップフロップ（バウンダリスキ
ャン・フリップフロップ）、１４は出力バッファ（入出
力部）、そして、１２１および１２２はテスト用パッド
を示している。また、図６（ｂ）は、図６（ａ）におけ
る参照符号ＡＡで示した部分を拡大して示すブロック回
路図である。
【０００７】図６（ａ）に示されるように、バウンダリ
スキャン方式により内部回路の試験（ウエハ試験或いは
チップ試験）を行う半導体集積回路は、バウンダリスキ
ャンチェーンを形成するフリップフロップ（ＦＦ）１３
が出力バッファ１４と内部回路１０との間にチェーン状
に設けられている。そのため、実装前のウエハやチップ
における試験では内部回路（内部機能回路ブロック）１
０の試験を行うことは可能であるが、出力バッファ１４
自体の試験は行うことができない。すなわち、各接続端
子（バンプ）１１と、フリップフロップ１３との間に設
けられた入出力部（１４）の試験を行うことができな
い。
スキャン方式により内部回路の試験（ウエハ試験或いは
チップ試験）を行う半導体集積回路は、バウンダリスキ
ャンチェーンを形成するフリップフロップ（ＦＦ）１３
が出力バッファ１４と内部回路１０との間にチェーン状
に設けられている。そのため、実装前のウエハやチップ
における試験では内部回路（内部機能回路ブロック）１
０の試験を行うことは可能であるが、出力バッファ１４
自体の試験は行うことができない。すなわち、各接続端
子（バンプ）１１と、フリップフロップ１３との間に設
けられた入出力部（１４）の試験を行うことができな
い。
【０００８】このように、バウンダリスキャン方式によ
り内部回路の試験を行うものでも、入出力部（入力回
路，出力回路，または，入出力回路）の試験は行われて
おらず、たとえ行われるとしても、ファンクション試
験、若しくは、０／１判定試験だけであった。すなわ
ち、従来或いは関連技術の半導体集積回路では、例え
ば、ＭＣＭに実装後（全信号端子を接続した後）に入出
力部の直流試験を行っていた。ところで、一般に、エリ
アバンプ方式で実装するパッケージやＭＣＭは高価なた
め、ウエハレベルでチップを選別することが重要であ
り、ＭＣＭ実装後に試験を行ったのでは、ＭＣＭ全体の
歩留りが低下することになってしまう。
り内部回路の試験を行うものでも、入出力部（入力回
路，出力回路，または，入出力回路）の試験は行われて
おらず、たとえ行われるとしても、ファンクション試
験、若しくは、０／１判定試験だけであった。すなわ
ち、従来或いは関連技術の半導体集積回路では、例え
ば、ＭＣＭに実装後（全信号端子を接続した後）に入出
力部の直流試験を行っていた。ところで、一般に、エリ
アバンプ方式で実装するパッケージやＭＣＭは高価なた
め、ウエハレベルでチップを選別することが重要であ
り、ＭＣＭ実装後に試験を行ったのでは、ＭＣＭ全体の
歩留りが低下することになってしまう。
【０００９】本発明は、上述した従来の半導体集積回路
が有する課題に鑑み、エリアバンプ方式を適用した半導
体集積回路に対するウエハ試験或いはチップ試験を入出
力部に対しても行えるようにすることを目的とする。
が有する課題に鑑み、エリアバンプ方式を適用した半導
体集積回路に対するウエハ試験或いはチップ試験を入出
力部に対しても行えるようにすることを目的とする。
【００１０】
【課題を解決するための手段】本発明によれば、複数の
接続端子、内部回路、および、該各接続端子と該内部回
路との間にそれぞれ設けられた複数の入出力部を有する
半導体集積回路であって、前記接続端子と前記入出力部
との間に設けられた第１の試験用回路を備えたことを特
徴とする半導体集積回路が提供される。
接続端子、内部回路、および、該各接続端子と該内部回
路との間にそれぞれ設けられた複数の入出力部を有する
半導体集積回路であって、前記接続端子と前記入出力部
との間に設けられた第１の試験用回路を備えたことを特
徴とする半導体集積回路が提供される。
【００１１】前記半導体集積回路は、前記内部回路と前
記入出力部との間に設けられた第２の試験用回路を備え
ている。さらに、前記第１の試験回路および前記第２の
試験用回路はデコーダにより制御され、前記入出力部に
おける所定の試験を実行するようになっている。
記入出力部との間に設けられた第２の試験用回路を備え
ている。さらに、前記第１の試験回路および前記第２の
試験用回路はデコーダにより制御され、前記入出力部に
おける所定の試験を実行するようになっている。
【００１２】
【発明の実施の形態】本発明の半導体集積回路によれ
ば、第１の試験用回路が接続端子と入出力部との間に設
けられている。さらに、内部回路と入出力部との間には
第２の試験用回路が設けられている。そして、第１の試
験回路および第２の試験用回路はデコーダにより制御さ
れる。これによって、エリアバンプ方式を適用した半導
体集積回路に対するウエハ試験或いはチップ試験を、入
出力部に対しても行うことができる。
ば、第１の試験用回路が接続端子と入出力部との間に設
けられている。さらに、内部回路と入出力部との間には
第２の試験用回路が設けられている。そして、第１の試
験回路および第２の試験用回路はデコーダにより制御さ
れる。これによって、エリアバンプ方式を適用した半導
体集積回路に対するウエハ試験或いはチップ試験を、入
出力部に対しても行うことができる。
【００１３】
【実施例】以下、図面を参照して本発明に係る半導体集
積回路の実施例を説明する。図１は本発明に係る半導体
集積回路の一実施例を示すブロック回路図である。同図
において、参照符号１は半導体集積回路（チップ）、１
１は接続端子（バンプ）、１３はフリップフロップ（バ
ウンダリスキャン・フリップフロップ：第２の試験回
路）、１４は入力バッファ（入出力部）、１５は試験用
トランジスタ（第１の試験回路）、１６はデコーダ、そ
して、２１および２２はテスト用パッドを示している。
積回路の実施例を説明する。図１は本発明に係る半導体
集積回路の一実施例を示すブロック回路図である。同図
において、参照符号１は半導体集積回路（チップ）、１
１は接続端子（バンプ）、１３はフリップフロップ（バ
ウンダリスキャン・フリップフロップ：第２の試験回
路）、１４は入力バッファ（入出力部）、１５は試験用
トランジスタ（第１の試験回路）、１６はデコーダ、そ
して、２１および２２はテスト用パッドを示している。
【００１４】図１に示されるように、本実施例の半導体
集積回路では、２つのテスト用パッド２１および２２が
設けられ、各テスト用パッド２１および２２と，各バン
プ１１および各入力バッファ（入力回路）１４を繋ぐ配
線との間にそれぞれトランジスタＴｐおよびＴｎ（試験
用トランジスタ１５：Tp1,Tn1; Tp2,Tn2; ……; Tpj,Tn
j)が設けられている。
集積回路では、２つのテスト用パッド２１および２２が
設けられ、各テスト用パッド２１および２２と，各バン
プ１１および各入力バッファ（入力回路）１４を繋ぐ配
線との間にそれぞれトランジスタＴｐおよびＴｎ（試験
用トランジスタ１５：Tp1,Tn1; Tp2,Tn2; ……; Tpj,Tn
j)が設けられている。
【００１５】すなわち、テスト用パッド２１とバンプ１
１および入力バッファ１４を繋ぐ配線との間にＰチャネ
ル型ＭＯＳトランジスタＴｐを設け、且つ、テスト用パ
ッド２２とバンプ１１および入力バッファ１４を繋ぐ配
線との間にＮチャネル型ＭＯＳトランジスタＴｎを設
け、これら試験用トランジスタＴｐおよびＴｎのゲート
に対してデコーダ１６の出力を与えるようになってい
る。ここで、デコーダ１６には、バウンダリキャンチェ
ーンのスキャンデータが供給され、フリップフロップ１
３の制御と同期させて所定の試験用トランジスタＴｐ，
Ｔｎを選択し、対応するフリップフロップ１３およびバ
ンプ１１の間に設けられた入力バッファ１４の試験を行
うようになっている。
１および入力バッファ１４を繋ぐ配線との間にＰチャネ
ル型ＭＯＳトランジスタＴｐを設け、且つ、テスト用パ
ッド２２とバンプ１１および入力バッファ１４を繋ぐ配
線との間にＮチャネル型ＭＯＳトランジスタＴｎを設
け、これら試験用トランジスタＴｐおよびＴｎのゲート
に対してデコーダ１６の出力を与えるようになってい
る。ここで、デコーダ１６には、バウンダリキャンチェ
ーンのスキャンデータが供給され、フリップフロップ１
３の制御と同期させて所定の試験用トランジスタＴｐ，
Ｔｎを選択し、対応するフリップフロップ１３およびバ
ンプ１１の間に設けられた入力バッファ１４の試験を行
うようになっている。
【００１６】具体的に、例えば、入力バッファ１４のリ
ーク電流を測定するの場合には、デコーダ１６により所
定のＰチャネル型トランジスタＴｐ（例えば、トランジ
スタＴｐ１）のみをオン状態とし、さらに、テスト用パ
ッド２１に高電位の電源電圧を印可して、高電位電源側
のリーク電流をテスト用パッド２１から測定する。続い
て、デコーダ１６の設定を切り換えて、対応するＮチャ
ネル型トランジスタＴｎ（例えば、トランジスタＴｎ
１）のみをオン状態とし、さらに、テスト用パッド２２
に低電位の電源電圧（例えば、０ボルト）を印可して、
低電位電源側のリーク電流をテスト用パッド２２から測
定する。同様に、デコーダ１６の設定を順次切り換えて
行くことにより、全ての入力バッファ１４（１４−１，
１４−２，……，１４−ｊ）の入力リーク試験をテスト
用パッド２１および２２から測定する。
ーク電流を測定するの場合には、デコーダ１６により所
定のＰチャネル型トランジスタＴｐ（例えば、トランジ
スタＴｐ１）のみをオン状態とし、さらに、テスト用パ
ッド２１に高電位の電源電圧を印可して、高電位電源側
のリーク電流をテスト用パッド２１から測定する。続い
て、デコーダ１６の設定を切り換えて、対応するＮチャ
ネル型トランジスタＴｎ（例えば、トランジスタＴｎ
１）のみをオン状態とし、さらに、テスト用パッド２２
に低電位の電源電圧（例えば、０ボルト）を印可して、
低電位電源側のリーク電流をテスト用パッド２２から測
定する。同様に、デコーダ１６の設定を順次切り換えて
行くことにより、全ての入力バッファ１４（１４−１，
１４−２，……，１４−ｊ）の入力リーク試験をテスト
用パッド２１および２２から測定する。
【００１７】また、例えば、図１における入力回路１４
がトライステートバッファの場合は、バウンダリスキャ
ンにより、出力をハイインピーダンス状態に設定し、且
つ、デコーダ１６の出力を上記入力バッファの場合と同
様に切り換えることにより、ハイインピーダンス時のリ
ーク電流の測定を行うことも可能である。さらに、端子
間のリーク試験を行う場合には、バウンダリスキャンチ
ェーンからスキャンデータを送ってデコーダ１６の設定
を変更し、試験用トランジスタ１５の奇数段のＰチャネ
ル型トランジスタ（Ｔｐ１，Ｔｐ３，…）をオン状態と
し、且つ、試験用トランジスタ１５の偶数段のＮチャネ
ル型トランジスタ（Ｔｎ２，Ｔｎ４，…）をオン状態と
して、テスト用パッド２１と２２との間に流れる電流を
測定する。同様に、奇数段のＮチャネル型トランジスタ
（Ｔｎ１，Ｔｎ３，…）をオン状態とし、且つ、試験用
トランジスタ１５の偶数段のＰチャネル型トランジスタ
（Ｔｐ２，Ｔｐ４，…）をオン状態として、テスト用パ
ッド２１と２２との間に流れる電流を測定する試験（端
子間のリーク試験）も行うことができる。
がトライステートバッファの場合は、バウンダリスキャ
ンにより、出力をハイインピーダンス状態に設定し、且
つ、デコーダ１６の出力を上記入力バッファの場合と同
様に切り換えることにより、ハイインピーダンス時のリ
ーク電流の測定を行うことも可能である。さらに、端子
間のリーク試験を行う場合には、バウンダリスキャンチ
ェーンからスキャンデータを送ってデコーダ１６の設定
を変更し、試験用トランジスタ１５の奇数段のＰチャネ
ル型トランジスタ（Ｔｐ１，Ｔｐ３，…）をオン状態と
し、且つ、試験用トランジスタ１５の偶数段のＮチャネ
ル型トランジスタ（Ｔｎ２，Ｔｎ４，…）をオン状態と
して、テスト用パッド２１と２２との間に流れる電流を
測定する。同様に、奇数段のＮチャネル型トランジスタ
（Ｔｎ１，Ｔｎ３，…）をオン状態とし、且つ、試験用
トランジスタ１５の偶数段のＰチャネル型トランジスタ
（Ｔｐ２，Ｔｐ４，…）をオン状態として、テスト用パ
ッド２１と２２との間に流れる電流を測定する試験（端
子間のリーク試験）も行うことができる。
【００１８】図２は図１の半導体集積回路の構成を説明
するための図である。図２（ａ）に示されるように、試
験用トランジスタ１５におけるＰチャネル型およびＮチ
ャネル型トランジスタＴｐ，Ｔｎ（Tp1,Tn1; Tp2,Tn2;
……; Tpj,Tnj)は、ウエハ試験或いはチップ試験が終了
した後、すなわち、パッケージまたはＭＣＭ実装の後、
デコーダの設定によりすべてオフ状態となるようにす
る。すなわち、Ｐチャネル型トランジスタＴｐのゲート
には高電位電源電圧を印加し、また、Ｎチャネル型トラ
ンジスタＴｎのゲートには低電位電源電圧を印加する。
これにより、図２（ｂ）に示されるように、入出力部
（入力回路１４）の入力には、静電破壊防止用のダイオ
ード（Ｔｐ，Ｔｎ）が設けられることになる。
するための図である。図２（ａ）に示されるように、試
験用トランジスタ１５におけるＰチャネル型およびＮチ
ャネル型トランジスタＴｐ，Ｔｎ（Tp1,Tn1; Tp2,Tn2;
……; Tpj,Tnj)は、ウエハ試験或いはチップ試験が終了
した後、すなわち、パッケージまたはＭＣＭ実装の後、
デコーダの設定によりすべてオフ状態となるようにす
る。すなわち、Ｐチャネル型トランジスタＴｐのゲート
には高電位電源電圧を印加し、また、Ｎチャネル型トラ
ンジスタＴｎのゲートには低電位電源電圧を印加する。
これにより、図２（ｂ）に示されるように、入出力部
（入力回路１４）の入力には、静電破壊防止用のダイオ
ード（Ｔｐ，Ｔｎ）が設けられることになる。
【００１９】このように、本発明で使用する試験用トラ
ンジスタ１５（Ｔｐ，Ｔｎ）は、ウエハ試験或いはチッ
プ試験が終了した後には、ＥＳＤ保護素子として使用す
るようになっている。従って、実質的には、試験用トラ
ンジスタ１５による占有面積の増加を考えなくて良いこ
とになる。図３は本発明に係る半導体集積回路の他の実
施例を示すブロック回路図であり、本発明を出力バッフ
ァ（出力回路）に適用した場合を示すものである。すな
わち、図３に示す実施例は、図１の実施例において、入
力バッファを出力バッファに置き換えたものに対応す
る。
ンジスタ１５（Ｔｐ，Ｔｎ）は、ウエハ試験或いはチッ
プ試験が終了した後には、ＥＳＤ保護素子として使用す
るようになっている。従って、実質的には、試験用トラ
ンジスタ１５による占有面積の増加を考えなくて良いこ
とになる。図３は本発明に係る半導体集積回路の他の実
施例を示すブロック回路図であり、本発明を出力バッフ
ァ（出力回路）に適用した場合を示すものである。すな
わち、図３に示す実施例は、図１の実施例において、入
力バッファを出力バッファに置き換えたものに対応す
る。
【００２０】図３に示されるように、本実施例の半導体
集積回路では、２つのテスト用パッド２１および２２が
設けられ、各テスト用パッド２１および２２と，各バン
プ１１および各出力バッファ（出力回路）１４を繋ぐ配
線との間にそれぞれトランジスタＴｐおよびＴｎ（試験
用トランジスタ１５：Tp1,Tn1; Tp2,Tn2; ……; Tpj,Tn
j)が設けられている。
集積回路では、２つのテスト用パッド２１および２２が
設けられ、各テスト用パッド２１および２２と，各バン
プ１１および各出力バッファ（出力回路）１４を繋ぐ配
線との間にそれぞれトランジスタＴｐおよびＴｎ（試験
用トランジスタ１５：Tp1,Tn1; Tp2,Tn2; ……; Tpj,Tn
j)が設けられている。
【００２１】すなわち、テスト用パッド２１とバンプ１
１および出力バッファ１４を繋ぐ配線との間にＰチャネ
ル型ＭＯＳトランジスタＴｐを設け、且つ、テスト用パ
ッド２２とバンプ１１および入力バッファ１４を繋ぐ配
線との間にＮチャネル型ＭＯＳトランジスタＴｎを設
け、これら試験用トランジスタＴｐおよびＴｎのゲート
に対してデコーダ１６の出力を与えるようになってい
る。ここで、デコーダ１６には、バウンダリスキャンチ
ェーンのスキャンデータが供給され、フリップフロップ
１３の制御と同期させて所定の試験用トランジスタＴ
ｐ，Ｔｎを選択し、対応するフリップフロップ１３およ
びバンプ１１の間に設けられた出力バッファ１４の試験
を行うようになっている。以上の構成は、入力バッファ
を出力バッファに置き換えた以外は、前述した図１と同
様である。
１および出力バッファ１４を繋ぐ配線との間にＰチャネ
ル型ＭＯＳトランジスタＴｐを設け、且つ、テスト用パ
ッド２２とバンプ１１および入力バッファ１４を繋ぐ配
線との間にＮチャネル型ＭＯＳトランジスタＴｎを設
け、これら試験用トランジスタＴｐおよびＴｎのゲート
に対してデコーダ１６の出力を与えるようになってい
る。ここで、デコーダ１６には、バウンダリスキャンチ
ェーンのスキャンデータが供給され、フリップフロップ
１３の制御と同期させて所定の試験用トランジスタＴ
ｐ，Ｔｎを選択し、対応するフリップフロップ１３およ
びバンプ１１の間に設けられた出力バッファ１４の試験
を行うようになっている。以上の構成は、入力バッファ
を出力バッファに置き換えた以外は、前述した図１と同
様である。
【００２２】具体的に、例えば、出力バッファ１４の出
力電位を試験する場合には、デコーダ１６により所定の
Ｐチャネル型トランジスタＴｐ（例えば、トランジスタ
Ｔｐ１）のみをオン状態とし、さらに、デコーダ１６の
設定を切り換えて所定の出力バッファ１４の出力が高レ
ベル”Ｈ”となるように設定する。すなわち、出力バッ
ファ１４がインバータの場合には、該出力バッファ１４
の入力に対して低レベル”Ｌ”を供給するようにフリッ
プフロップ１３を設定する。そして、この時の出力電位
（高出力電位）をテスト用パッド２１から測定する。
力電位を試験する場合には、デコーダ１６により所定の
Ｐチャネル型トランジスタＴｐ（例えば、トランジスタ
Ｔｐ１）のみをオン状態とし、さらに、デコーダ１６の
設定を切り換えて所定の出力バッファ１４の出力が高レ
ベル”Ｈ”となるように設定する。すなわち、出力バッ
ファ１４がインバータの場合には、該出力バッファ１４
の入力に対して低レベル”Ｌ”を供給するようにフリッ
プフロップ１３を設定する。そして、この時の出力電位
（高出力電位）をテスト用パッド２１から測定する。
【００２３】続いて、デコーダ１６の設定を切り換え
て、対応するＮチャネル型トランジスタＴｎ（例えば、
トランジスタＴｎ１）のみをオン状態とし、さらに、所
定の出力バッファ１４の出力が低レベル”Ｌ”となるよ
うに（該出力バッファ１４の入力に対して高レベル”
Ｈ”を供給するように）設定し、この時の出力電位（低
出力電位）をテスト用パッド２２から測定する。同様
に、デコーダ１６の設定を順次切り換えて行くことによ
り、全ての出力バッファ１４（１４−１，１４−２，…
…，１４−ｊ）の出力電位試験をテスト用パッド２１，
２２を介して行うことができる。
て、対応するＮチャネル型トランジスタＴｎ（例えば、
トランジスタＴｎ１）のみをオン状態とし、さらに、所
定の出力バッファ１４の出力が低レベル”Ｌ”となるよ
うに（該出力バッファ１４の入力に対して高レベル”
Ｈ”を供給するように）設定し、この時の出力電位（低
出力電位）をテスト用パッド２２から測定する。同様
に、デコーダ１６の設定を順次切り換えて行くことによ
り、全ての出力バッファ１４（１４−１，１４−２，…
…，１４−ｊ）の出力電位試験をテスト用パッド２１，
２２を介して行うことができる。
【００２４】上述した各実施例において、テスト用パッ
ド２１および２２は、兼用することができ。また、これ
らのテスト用パッドは、数十〜百の入出力部に対して一
組設ければよいため、該テスト用パッドによるチップ面
積の増加の影響は殆どない。なお、上述した試験（直流
試験）は、単なる例であり、他に様々な試験を行うこと
ができるのはいうまでもない。
ド２１および２２は、兼用することができ。また、これ
らのテスト用パッドは、数十〜百の入出力部に対して一
組設ければよいため、該テスト用パッドによるチップ面
積の増加の影響は殆どない。なお、上述した試験（直流
試験）は、単なる例であり、他に様々な試験を行うこと
ができるのはいうまでもない。
【００２５】このように、本実施例の半導体集積回路に
よれば、テスト用パッド２１，２２を設け、該テスト用
パッドとバンプ１１および入出力部１４を繋ぐ配線との
接続を試験用トランジスタ１５（Ｔｐ，Ｔｎ）で制御
し、バウンダリスキャンからのスキャンデータにより制
御されるデコーダ１６の出力信号により、試験用トラン
ジスタ１５のＯＮ／ＯＦＦを制御し、テスト用パッド２
１，２２に繁がる入出力部１４を切り換えて、入出力部
１４に対して順次直流試験を行うようになっている。こ
れにより、エリアバンプ品の実装前の試験（ウエハやチ
ップ試験）において、今までは困難であり、無視されて
いた入出力部の直流試験を容易に行うことが可能とな
り、その結果、ＭＣＭ実装後の歩留まりを向上させるこ
とができる。
よれば、テスト用パッド２１，２２を設け、該テスト用
パッドとバンプ１１および入出力部１４を繋ぐ配線との
接続を試験用トランジスタ１５（Ｔｐ，Ｔｎ）で制御
し、バウンダリスキャンからのスキャンデータにより制
御されるデコーダ１６の出力信号により、試験用トラン
ジスタ１５のＯＮ／ＯＦＦを制御し、テスト用パッド２
１，２２に繁がる入出力部１４を切り換えて、入出力部
１４に対して順次直流試験を行うようになっている。こ
れにより、エリアバンプ品の実装前の試験（ウエハやチ
ップ試験）において、今までは困難であり、無視されて
いた入出力部の直流試験を容易に行うことが可能とな
り、その結果、ＭＣＭ実装後の歩留まりを向上させるこ
とができる。
【００２６】
【発明の効果】以上、詳述したように、本発明の半導体
集積回路によれば、第１の試験用回路を接続端子と入出
力部との間に設けることにより、エリアバンプ方式を適
用した半導体集積回路に対するウエハ試験或いはチップ
試験を、入出力部に対しても行うことができる。
集積回路によれば、第１の試験用回路を接続端子と入出
力部との間に設けることにより、エリアバンプ方式を適
用した半導体集積回路に対するウエハ試験或いはチップ
試験を、入出力部に対しても行うことができる。
【図１】本発明に係る半導体集積回路の一実施例を示す
ブロック回路図である。
ブロック回路図である。
【図２】図１の半導体集積回路の構成を説明するための
図である。
図である。
【図３】本発明に係る半導体集積回路の他の実施例を示
すブロック回路図である。
すブロック回路図である。
【図４】エリアバンプ方式によるマルチチップモジュー
ルの構成を示す図である。
ルの構成を示す図である。
【図５】従来のエリアバンプを適用した半導体集積回路
の一例を示す図である。
の一例を示す図である。
【図６】関連技術としてのエリアバンプを適用した半導
体集積回路のレイアウト構成の例を示す図である。
体集積回路のレイアウト構成の例を示す図である。
１…半導体集積回路 １０…内部回路 １１…接続端子（バンプ） １３…第２の試験回路（フリップフロップ） １４…入出力部（入力回路，出力回路，または，入出力
回路） １５…第１の試験回路（試験用トランジスタ） １６…デコーダ ２１，２２…テスト用パッド
回路） １５…第１の試験回路（試験用トランジスタ） １６…デコーダ ２１，２２…テスト用パッド
Claims (9)
- 【請求項１】 複数の接続端子（１１）、内部回路（１
０）、および、該各接続端子と該内部回路との間にそれ
ぞれ設けられた複数の入出力部（１４）を有する半導体
集積回路であって、 前記各接続端子と前記各入出力部との間にそれぞれ設け
られた複数の第１の試験用回路（１５）を備えたことを
特徴とする半導体集積回路。 - 【請求項２】 請求項１の半導体集積回路において、前
記半導体集積回路は、さらに、前記内部回路（１０）と
前記各入出力部（１４）との間にそれぞれ設けられた複
数の第２の試験用回路（１３）を備えたことを特徴とす
る半導体集積回路。 - 【請求項３】 請求項２の半導体集積回路において、前
記第１の試験回路（１５）および前記第２の試験用回路
（１３）はデコーダ（１６）により制御され、前記入出
力部（１４）における所定の試験を行うようになってい
ることを特徴とする半導体集積回路。 - 【請求項４】 請求項３の半導体集積回路において、前
記第１の試験回路（１５）は、前記各入出力部（１４）
および前記各接続端子（１１）の接続ノードと第１の試
験用パッド（２１）との間に設けられた第１電導型の第
１のトランジスタ（Ｔｐ）と、該接続ノードと第２の試
験用パッド（２２）との間に設けられた第２電導型の第
２のトランジスタ（Ｔｎ）とを具備し、該第１および第
２のトランジスタの制御電極には前記デコーダ（１６）
の出力が供給されていることを特徴とする半導体集積回
路。 - 【請求項５】 請求項３の半導体集積回路において、前
記第２の試験回路（１３）は、前記デコーダ（１６）の
出力により順次選択されるフリップフロップを備えてい
ることを特徴とする半導体集積回路。 - 【請求項６】 請求項３の半導体集積回路において、前
記入出力部（１４）は、入力回路，出力回路，または，
入出力回路であり、前記所定の試験は、前記入出力部
（１４）の直流試験であることを特徴とする半導体集積
回路。 - 【請求項７】 請求項６の半導体集積回路において、前
記所定の試験は、前記入力回路部（１４）における入力
リーク電流試験、前記複数の入出力部（１４）の接続端
子間のリーク試験、前記出力回路または入出力回路（１
４）のハイインピーダンスリーク電流試験、または、前
記出力回路または入出力回路（１４）の出力電位試験で
あることを特徴とする半導体集積回路。 - 【請求項８】 請求項１〜７のいずれか１項に記載の半
導体集積回路において、前記第１の試験回路（１５：Ｔ
ｐ，Ｔｎ）がＥＳＤ保護素子を兼ねるようになっている
ことを特徴とする半導体集積回路。 - 【請求項９】 請求項１〜８のいずれか１項に記載の半
導体集積回路において、前記半導体集積回路は、エリア
バンプ方式を適用した半導体集積回路であることを特徴
とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8235034A JPH1082834A (ja) | 1996-09-05 | 1996-09-05 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8235034A JPH1082834A (ja) | 1996-09-05 | 1996-09-05 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1082834A true JPH1082834A (ja) | 1998-03-31 |
Family
ID=16980113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8235034A Pending JPH1082834A (ja) | 1996-09-05 | 1996-09-05 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1082834A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6909303B2 (en) | 2002-08-27 | 2005-06-21 | Matsushita Electric Industrial Co., Ltd. | Multichip module and testing method thereof |
| WO2007077849A1 (ja) * | 2005-12-28 | 2007-07-12 | System Fabrication Technologies, Inc. | 半導体チップ及び半導体集積回路 |
| WO2007097053A1 (ja) * | 2006-02-23 | 2007-08-30 | Matsushita Electric Industrial Co., Ltd. | 半導体集積回路とその検査方法 |
| US7471099B2 (en) | 2004-12-24 | 2008-12-30 | Fujitsu Limited | Semiconductor device with mechanism for leak defect detection |
| JP2009085720A (ja) * | 2007-09-28 | 2009-04-23 | Univ Of Tokyo | プローブカード及びこれを用いた半導体ウエハの検査装置 |
-
1996
- 1996-09-05 JP JP8235034A patent/JPH1082834A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6909303B2 (en) | 2002-08-27 | 2005-06-21 | Matsushita Electric Industrial Co., Ltd. | Multichip module and testing method thereof |
| US7471099B2 (en) | 2004-12-24 | 2008-12-30 | Fujitsu Limited | Semiconductor device with mechanism for leak defect detection |
| WO2007077849A1 (ja) * | 2005-12-28 | 2007-07-12 | System Fabrication Technologies, Inc. | 半導体チップ及び半導体集積回路 |
| WO2007097053A1 (ja) * | 2006-02-23 | 2007-08-30 | Matsushita Electric Industrial Co., Ltd. | 半導体集積回路とその検査方法 |
| JPWO2007097053A1 (ja) * | 2006-02-23 | 2009-07-09 | パナソニック株式会社 | 半導体集積回路とその検査方法 |
| US7843206B2 (en) | 2006-02-23 | 2010-11-30 | Panasonic Corporation | Semiconductor integrated circuit and method for inspecting same |
| JP2009085720A (ja) * | 2007-09-28 | 2009-04-23 | Univ Of Tokyo | プローブカード及びこれを用いた半導体ウエハの検査装置 |
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