JPH04211154A - 半導体集積回路のレイアウト方法 - Google Patents
半導体集積回路のレイアウト方法Info
- Publication number
- JPH04211154A JPH04211154A JP3018639A JP1863991A JPH04211154A JP H04211154 A JPH04211154 A JP H04211154A JP 3018639 A JP3018639 A JP 3018639A JP 1863991 A JP1863991 A JP 1863991A JP H04211154 A JPH04211154 A JP H04211154A
- Authority
- JP
- Japan
- Prior art keywords
- elements
- integrated circuit
- semiconductor integrated
- plate
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 50
- 238000010586 diagram Methods 0.000 claims abstract description 46
- 239000003990 capacitor Substances 0.000 claims abstract description 41
- 239000004065 semiconductor Substances 0.000 claims description 45
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［０００１１
【産業上の利用分野］本発明は、コンピュータを利用し
て半導体素子のマスクレイアウトを自動設計する際の半
導体集積回路のレイアウト方法に関するものである。 ［０００２］ 【従来の技術】近年、半導体集積回路は、大規模化の一
途をたどり、多数の素子を効率よくレイアウトするため
に、コンピュータによる自動設計の要求が高まっている
。 ［０００３］Ｌかしながら、バイポーラ半導体集積回路
におけるレイアウト設計は、抵抗、トランジスタ、容量
などの形の異なるものをレイアウトしなければならず、
このことがコンピュータによるレイアウトの自動化を困
難にしていた。 ［０００４］以下、従来の半導体集積回路のレイアウト
方法について説明する。図１１は従来のマスクレイアウ
ト自動設計の対象となる回路図、図１０は従来のレイア
ウト方法で作成した、図１１の回路図に対応するマスク
レイアウト図である。 ［０００５］図１１に示すように、この回路は抵抗６゜
７．１４，１７．１８と、容量８と、トランジスタ９゜
１０．１１，１２，１３，１５．１６と、正の電源端子
１９と、負の電源端子２０とで構成されている。 ［０００６］ この回路図中の各素子の相対的な位置関
係をコンピュータによって抽出し、それをマスクレイア
ウト上に再現すれば図１０のようになる。図１０におい
て、２４，２５，３４，３５，３６はそれぞれ図１１の
６、 ７． １４． １７． １８に相当する抵抗、２
６は図１１の８に相当する容量、２７． ２８． ２９
． ３０． ３１．３２．３３はそれぞれ図１１の９．
１０． １１． １２．１３，１５．１６に相当する
トランジスタ、３７はブロック枠である。 ［０００７］
て半導体素子のマスクレイアウトを自動設計する際の半
導体集積回路のレイアウト方法に関するものである。 ［０００２］ 【従来の技術】近年、半導体集積回路は、大規模化の一
途をたどり、多数の素子を効率よくレイアウトするため
に、コンピュータによる自動設計の要求が高まっている
。 ［０００３］Ｌかしながら、バイポーラ半導体集積回路
におけるレイアウト設計は、抵抗、トランジスタ、容量
などの形の異なるものをレイアウトしなければならず、
このことがコンピュータによるレイアウトの自動化を困
難にしていた。 ［０００４］以下、従来の半導体集積回路のレイアウト
方法について説明する。図１１は従来のマスクレイアウ
ト自動設計の対象となる回路図、図１０は従来のレイア
ウト方法で作成した、図１１の回路図に対応するマスク
レイアウト図である。 ［０００５］図１１に示すように、この回路は抵抗６゜
７．１４，１７．１８と、容量８と、トランジスタ９゜
１０．１１，１２，１３，１５．１６と、正の電源端子
１９と、負の電源端子２０とで構成されている。 ［０００６］ この回路図中の各素子の相対的な位置関
係をコンピュータによって抽出し、それをマスクレイア
ウト上に再現すれば図１０のようになる。図１０におい
て、２４，２５，３４，３５，３６はそれぞれ図１１の
６、 ７． １４． １７． １８に相当する抵抗、２
６は図１１の８に相当する容量、２７． ２８． ２９
． ３０． ３１．３２．３３はそれぞれ図１１の９．
１０． １１． １２．１３，１５．１６に相当する
トランジスタ、３７はブロック枠である。 ［０００７］
【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体集積回路のレイアウト方法をバイポー
ラ半導体集積回路に適用した場合、各素子間の隙間（い
わゆるデッドスペース）が大きくなる傾向があった。バ
イポーラ半導体集積回路では、各素子間に分離拡散層を
必要とすることがその一因である。また、抵抗や容量は
、その形状を変形させることが可能であるにもかかわら
ず、実際には各素子ごとに決められた基本形を伸縮させ
るだけである。このため、非常に大きな値を持った抵抗
や容量があると、素子間の空き領域の有効利用ができず
、大きなデッドスペースが残ることが多い。このことも
バイポーラ半導体集積回路のチップサイズの縮小を阻害
する原因となっていた。 ［０００８］ この発明の目的は、コンピュータにより
マスクレイアウトを自動設計する際に、このような従来
の問題を解決し、多数の素子の最適配置を可能にした半
導体集積回路のレイアウト方法を提供することにある。 ［０００９］
うな従来の半導体集積回路のレイアウト方法をバイポー
ラ半導体集積回路に適用した場合、各素子間の隙間（い
わゆるデッドスペース）が大きくなる傾向があった。バ
イポーラ半導体集積回路では、各素子間に分離拡散層を
必要とすることがその一因である。また、抵抗や容量は
、その形状を変形させることが可能であるにもかかわら
ず、実際には各素子ごとに決められた基本形を伸縮させ
るだけである。このため、非常に大きな値を持った抵抗
や容量があると、素子間の空き領域の有効利用ができず
、大きなデッドスペースが残ることが多い。このことも
バイポーラ半導体集積回路のチップサイズの縮小を阻害
する原因となっていた。 ［０００８］ この発明の目的は、コンピュータにより
マスクレイアウトを自動設計する際に、このような従来
の問題を解決し、多数の素子の最適配置を可能にした半
導体集積回路のレイアウト方法を提供することにある。 ［０００９］
【課題を解決するための手段】本発明の半導体集積回路
のレイアウト方法は、回路図上の各素子の接続関係に基
づいて各素子をグループ化し、各素子の面積に基づいて
同種の素子ごとにブロック化したテンプレートを決定し
、その後各プレートに素子を配置することを特徴とする
ものである。 ［００１０１
のレイアウト方法は、回路図上の各素子の接続関係に基
づいて各素子をグループ化し、各素子の面積に基づいて
同種の素子ごとにブロック化したテンプレートを決定し
、その後各プレートに素子を配置することを特徴とする
ものである。 ［００１０１
【作用］本発明によれば、回路図上での各素子の接続関
係に基づいて各素子のグループ分は行い、各グループ毎
に各素子の面積の総和を用いることにより、テンプレー
トを容易にかつ合理的に決定することができる。その結
果、従来のマスクレイアウトより合理的に素子を配置す
ることがができ、デッドスペースを大きく減少させ、チ
ップ面積を縮小することができる。 ［００１１］ 【実施例】本発明の第１の実施例について、図１２図２
および図３を参照しながら説明する。 ［００１２］図１に、本発明の半導体集積回路レイアウ
ト方法により得られたテンプレートを示す。このテンプ
レート１は図３の回路図に対応している。テンプレート
１は、正電源側抵抗プレート２と、容量プレート３と、
トランジスタプレート４と、負電源側抵抗プレート５を
含んでいる。 ［００１３１図２は、本発明の第１の実施例における半
導体集積回路レイアウト方法により得られたマスクレイ
アウト図である。このマスクレイアウト図は図３の回路
図に対応している。そして従来例として示した図１０の
レイアウト図の各素子に対応するものには同一の符号を
付している。 ［００１４１図３は、本発明の半導体集積回路レイアウ
ト方法の第１の実施例の対象となる回路図であり、従来
例として示した図１１の回路図の各素子に対応するもの
には同一の符号を付している。 ［００１５１以下、図１２図２および図３を参照しなが
ら本発明の第１の実施例のレイアウト方法を説明する。 ［００１６］まず、図３の回路図の接続関係に基づいて
、素子のグループ分けを行う。この例では、正の電源端
子１９に接続された素子グループ２１と、負の電源端子
２０に接続された素子グループ２３と、どちらの電源端
子にも接続されていない素子グループ２２の３つのグル
ープに分ける。 ［００１７１次に、各グループ２１，２２．２３ごとに
各素子の面積の総和をとり、この面積の総和を用いて図
１に示すテンプレート１を決定する。 ［００１８］すなわち、図３の正の電源端子１９に接続
された素子グループ２１については、素子配置領域の左
側は抵抗６．７が占め、右側は容量８がその大半を占め
る。このグループ２１にはトランジスタ９も存在するが
、トランジスタ９の占める面積は、他の素子の占める面
積に比べて小さい。このため、トランジスタ９のための
特別なプレートを生成する必要はない。しかも、電気特
性上の関係から判断しても、グループ２２に含まれるト
ランジスタ群と同一に扱うことが望ましい。そこで、正
の電源端子１９に接続された素子グループ２１について
は、図１に示すように、正電源側抵抗プレート２と、容
量プレート３に分割する。 ［００１９］負の電源端子２０に接続された素子グルー
プ２３は、抵抗１７．１８のみ、すなわちすべて抵抗で
ある。したがって、これらの抵抗の配置領域を負電源側
抵抗プレート５に決定する。 ［００２０１正電源・負電源のどちらにも接続されてい
ない素子グループ２２については、トランジスタ１０゜
１１．１２，１３，１５，１６と、抵抗１４とが混在し
ている。しかし、トランジスタ１０． １１． １２．
１３．１５．１６の面積の総和に比べて、抵抗１４の
面積は非常に小さい。このため、抵抗１４のための特別
なプレートを生成する必要はない。また、この場合も、
隣接する位置に負電源側抵抗プレート５が存在する。こ
のため、抵抗１４を負電源側抵抗プレート５内に配置す
る方が望ましい。そこで、グループ２２の各素子の配置
領域をトランジスタプレート４に決定する。 ［００２１］以上のような処理によって、図１に示すテ
ンプレート１が決定される。なお、図１では、説明の便
宜上、各プレートの境界を実線で区画しているが、これ
らの処理はすべてコンピュータでおこなわれる。コンピ
ュータは各プレートの位置に関する情報をデータとして
もっている。したがって、実際の処理過程においては、
各プレートの区画は視覚的には認識されない。 ［００２２］次に、テンプレート１に合わせて各素子を
配置する。すなわち、抵抗６，７を正電源側抵抗プレー
ト２に配置する。容量８を容量プレート３に配置する。 トランジスタ９． １０． １１． １２． １３．
１５． １６をトランジスタプレート４に配置する。抵
抗１４，１７．１８を負電源側抵抗プレート５に配置す
る。 ［００２３］ この配置から判るように、実際の素子の
配置においては、グループ２１に含まれるトランジスタ
９は他のトランジスタ１０． １１． １２． １３．
１５． １６とともにトランジスタプレート４内に配
置される。すなわち、すべてのトランジスタが同一のプ
レート４内に配置される。また、グループ２２に含まれ
る抵抗１４は、グループ２３内の抵抗１７．１８ととも
に負電源側抵抗プレート５内に配置される。 ［００２４］その後、配置された各素子を、あらかじめ
定められている素子パターンに置換えることにより、図
２に示すマスクレイアウト図が完成する。 ［００２５］以上のように、本発明の第１の実施例は、
回路図上での各素子の接続関係に基づいて各素子のグル
ープ分けを行い、各グループごとに素子の面積の総和を
用いることによりテンプレートを決定し、このテンプレ
ートを用いて素子を配置するものである。このため、素
子間のデッドスペースを少なくし、チップ面積を縮小す
ることができる。特に、この方法によれば、抵抗プレー
ト２，５、容量プレート３、トランジスタプレート４の
各プレートに同種の素子がまとまって配置できる。この
ため、素子分離領域も個々の素子間ではなく、各プレー
ト間に形成すればよい。したがって、バイポーラ半導体
集積回路に応用した場合、この点でもチップ面積の縮小
を図ることができる。 ［００２６］次に、本発明の第２の実施例について図４
、図５および図６を参照しながら説明する。 ［００２７］第２の実施例においても、図３に示す回路
図をレイアウトの対象とする。したがって、第１の実施
例と同様に、まず図３の回路図を素子の接続関係に基づ
いて、全素子を、正の電源端子１９に接続された素子グ
ループ２１、負の電源端子２０に接続された素子グルー
プ２３、正、負いずれの電源端子にも接続されていない
素子グループ２２の３つのグループに分ける。 ［００２８］次に、各グループ２１，２２．２３ごとに
各素子の面積の総和をとり、この面積の総和を用いて図
４に示すテンプレート１を決定する。図４のテンプレー
ト１は、図１に示すテンプレート１と実質的に同一のプ
レート配置になっている。 ［００２９］第２の実施例においては、以上のような処
理の後に、テンプレート１の各プレートに高さを与える
。
係に基づいて各素子のグループ分は行い、各グループ毎
に各素子の面積の総和を用いることにより、テンプレー
トを容易にかつ合理的に決定することができる。その結
果、従来のマスクレイアウトより合理的に素子を配置す
ることがができ、デッドスペースを大きく減少させ、チ
ップ面積を縮小することができる。 ［００１１］ 【実施例】本発明の第１の実施例について、図１２図２
および図３を参照しながら説明する。 ［００１２］図１に、本発明の半導体集積回路レイアウ
ト方法により得られたテンプレートを示す。このテンプ
レート１は図３の回路図に対応している。テンプレート
１は、正電源側抵抗プレート２と、容量プレート３と、
トランジスタプレート４と、負電源側抵抗プレート５を
含んでいる。 ［００１３１図２は、本発明の第１の実施例における半
導体集積回路レイアウト方法により得られたマスクレイ
アウト図である。このマスクレイアウト図は図３の回路
図に対応している。そして従来例として示した図１０の
レイアウト図の各素子に対応するものには同一の符号を
付している。 ［００１４１図３は、本発明の半導体集積回路レイアウ
ト方法の第１の実施例の対象となる回路図であり、従来
例として示した図１１の回路図の各素子に対応するもの
には同一の符号を付している。 ［００１５１以下、図１２図２および図３を参照しなが
ら本発明の第１の実施例のレイアウト方法を説明する。 ［００１６］まず、図３の回路図の接続関係に基づいて
、素子のグループ分けを行う。この例では、正の電源端
子１９に接続された素子グループ２１と、負の電源端子
２０に接続された素子グループ２３と、どちらの電源端
子にも接続されていない素子グループ２２の３つのグル
ープに分ける。 ［００１７１次に、各グループ２１，２２．２３ごとに
各素子の面積の総和をとり、この面積の総和を用いて図
１に示すテンプレート１を決定する。 ［００１８］すなわち、図３の正の電源端子１９に接続
された素子グループ２１については、素子配置領域の左
側は抵抗６．７が占め、右側は容量８がその大半を占め
る。このグループ２１にはトランジスタ９も存在するが
、トランジスタ９の占める面積は、他の素子の占める面
積に比べて小さい。このため、トランジスタ９のための
特別なプレートを生成する必要はない。しかも、電気特
性上の関係から判断しても、グループ２２に含まれるト
ランジスタ群と同一に扱うことが望ましい。そこで、正
の電源端子１９に接続された素子グループ２１について
は、図１に示すように、正電源側抵抗プレート２と、容
量プレート３に分割する。 ［００１９］負の電源端子２０に接続された素子グルー
プ２３は、抵抗１７．１８のみ、すなわちすべて抵抗で
ある。したがって、これらの抵抗の配置領域を負電源側
抵抗プレート５に決定する。 ［００２０１正電源・負電源のどちらにも接続されてい
ない素子グループ２２については、トランジスタ１０゜
１１．１２，１３，１５，１６と、抵抗１４とが混在し
ている。しかし、トランジスタ１０． １１． １２．
１３．１５．１６の面積の総和に比べて、抵抗１４の
面積は非常に小さい。このため、抵抗１４のための特別
なプレートを生成する必要はない。また、この場合も、
隣接する位置に負電源側抵抗プレート５が存在する。こ
のため、抵抗１４を負電源側抵抗プレート５内に配置す
る方が望ましい。そこで、グループ２２の各素子の配置
領域をトランジスタプレート４に決定する。 ［００２１］以上のような処理によって、図１に示すテ
ンプレート１が決定される。なお、図１では、説明の便
宜上、各プレートの境界を実線で区画しているが、これ
らの処理はすべてコンピュータでおこなわれる。コンピ
ュータは各プレートの位置に関する情報をデータとして
もっている。したがって、実際の処理過程においては、
各プレートの区画は視覚的には認識されない。 ［００２２］次に、テンプレート１に合わせて各素子を
配置する。すなわち、抵抗６，７を正電源側抵抗プレー
ト２に配置する。容量８を容量プレート３に配置する。 トランジスタ９． １０． １１． １２． １３．
１５． １６をトランジスタプレート４に配置する。抵
抗１４，１７．１８を負電源側抵抗プレート５に配置す
る。 ［００２３］ この配置から判るように、実際の素子の
配置においては、グループ２１に含まれるトランジスタ
９は他のトランジスタ１０． １１． １２． １３．
１５． １６とともにトランジスタプレート４内に配
置される。すなわち、すべてのトランジスタが同一のプ
レート４内に配置される。また、グループ２２に含まれ
る抵抗１４は、グループ２３内の抵抗１７．１８ととも
に負電源側抵抗プレート５内に配置される。 ［００２４］その後、配置された各素子を、あらかじめ
定められている素子パターンに置換えることにより、図
２に示すマスクレイアウト図が完成する。 ［００２５］以上のように、本発明の第１の実施例は、
回路図上での各素子の接続関係に基づいて各素子のグル
ープ分けを行い、各グループごとに素子の面積の総和を
用いることによりテンプレートを決定し、このテンプレ
ートを用いて素子を配置するものである。このため、素
子間のデッドスペースを少なくし、チップ面積を縮小す
ることができる。特に、この方法によれば、抵抗プレー
ト２，５、容量プレート３、トランジスタプレート４の
各プレートに同種の素子がまとまって配置できる。この
ため、素子分離領域も個々の素子間ではなく、各プレー
ト間に形成すればよい。したがって、バイポーラ半導体
集積回路に応用した場合、この点でもチップ面積の縮小
を図ることができる。 ［００２６］次に、本発明の第２の実施例について図４
、図５および図６を参照しながら説明する。 ［００２７］第２の実施例においても、図３に示す回路
図をレイアウトの対象とする。したがって、第１の実施
例と同様に、まず図３の回路図を素子の接続関係に基づ
いて、全素子を、正の電源端子１９に接続された素子グ
ループ２１、負の電源端子２０に接続された素子グルー
プ２３、正、負いずれの電源端子にも接続されていない
素子グループ２２の３つのグループに分ける。 ［００２８］次に、各グループ２１，２２．２３ごとに
各素子の面積の総和をとり、この面積の総和を用いて図
４に示すテンプレート１を決定する。図４のテンプレー
ト１は、図１に示すテンプレート１と実質的に同一のプ
レート配置になっている。 ［００２９］第２の実施例においては、以上のような処
理の後に、テンプレート１の各プレートに高さを与える
。
【００３０】たとえば、図４に示すテンプレート１の全
体の高さを５００ミクロンの範囲内におさめるとする。
体の高さを５００ミクロンの範囲内におさめるとする。
【００３１】 トランジスタについては、素子パターン
の形状から、その高さを変えることが困難である。そこ
で、まず、高さを変えることのできないトランジスタプ
レート４の高さを決定する。ここでは、図４に示すよう
に、トランジスタプレート４の高さをおよその目安で３
００ミクロンに設定したとする。 ［００３２１次に、残りの高さ、すなわち５００−３０
０＝２００ミクロンを、正電源側抵抗プレート２および
容量プレート３と、負電源側抵抗プレート５とに均等に
振り分ける。すなわち、正電源側抵抗プレート２および
容量プレート３の高さを１００ミクロン、負電源側抵抗
プレート５の高さを１００ミクロンとする。
の形状から、その高さを変えることが困難である。そこ
で、まず、高さを変えることのできないトランジスタプ
レート４の高さを決定する。ここでは、図４に示すよう
に、トランジスタプレート４の高さをおよその目安で３
００ミクロンに設定したとする。 ［００３２１次に、残りの高さ、すなわち５００−３０
０＝２００ミクロンを、正電源側抵抗プレート２および
容量プレート３と、負電源側抵抗プレート５とに均等に
振り分ける。すなわち、正電源側抵抗プレート２および
容量プレート３の高さを１００ミクロン、負電源側抵抗
プレート５の高さを１００ミクロンとする。
【００３３］次に、トランジスタプレート４にトランジ
スタを配置したときの実際の高さを抽出する。ここでは
、それが２５０ミクロンであったとする。 ［００３４１次に、トランジスタプレート４の最初に設
定した高さ（３００ミクロン）から実際の高さ（２５０
ミクロン）を引き、その差（５０ミクロン）を上下のプ
レート２，３および５に振り分ける。その結果、プレー
ト２，３の高さは１２５ミクロン、プレート５の高さも
１２５ミクロンとなる。 ［００３５１以上のような処理により、各プレートの高
さが決定される。その後、各プレートに素子を配置する
。すなわち、抵抗６，７を正電源側抵抗プレート２に、
容量８を容量プレート３に、トランジスタ９，１０，１
１，１２，１３，１５．１６をトランジスタプレート４
に、抵抗１４，１７．１８を負電源側抵抗プレート５に
、それぞれ配置する。 ［００３６］その後、配置された各素子を、あらかじめ
定められた素子パターンに置換えて、図５に示すマスク
レイアウト図を作成する。 ［００３７］Ｌかし、図５における抵抗３４は先に求め
た負電源側抵抗プレート５の高さ（上の例では１２５ミ
クロン）を越えている。 ［００３８］そこで、抵抗３４を負電源側抵抗プレート
の高さに入るように変形する。たとえば、抵抗３４を１
２５ミクロン以下の高さで折り曲げ、再び負電源側抵抗
プレート５内に配置する。その結果、図６に示すマスク
レイアウト図が完成する。図６のマスクレイアウトの縦
方向の長さは５００ミクロン以内におさまっており、当
初の設計仕様を満たしている。 ［００３９］以上のように本発明の第２の実施例は、回
路図上での素子の接続関係に基づいて各素子のグループ
分けを行い、各グループ毎に各素子の面積の総和を用い
てテンプレートを決定し、その後、テンプレートの各プ
レートに高さを与え、素子をその高さに入るように変形
して配置するものであるから、第１の実施例より更にデ
ッドスペースを減少させることができ、したがってチッ
プ面積を一層縮小することができる。そしてこれらの−
連のレイアウト処理がすべてコンピュータで実行される
ため、トータル的にマスクレイアウトの自動設計が非常
に容易になる。 ［００４０１なお、第１．第２の実施例においては、正
の電源端子１９、負の電源端子２０に接続されているか
いないかによって素子のグループ分けを行ったが、それ
以外の方法でグループ分けを行ってもよい。 ［００４１１図７２図８２図９は、大面積の素子による
グループ分けと電源端子に接続された素子のグループ分
けとを併用した本発明の第３の実施例を示すものである
。 ［００４２］図７２図８２図９を参照してそのレイアウ
ト方法を説明する。図７において、まず、面積の非常に
大きくなる素子を抽出する。ここでは、面積の大きくな
る素子が、抵抗３８． ４９． ５１． ６２． ６８
． ７３と、容量５２．７４であるとする。 ［００４３］ この場合、まず、面積の大きい抵抗３８
を配置するために、図８に示すテンプレート１４０の最
大の高さを使用する縦長抵抗プレート１２８を決定する
。 次いで、面積の大きい抵抗４９．５１を配置するために
、同じくテンプレート１４０の最大の高さを使用する縦
長抵抗プレート１３２を決定する。さらに、面積の大き
い容量５２を配置するために、テンプレート１４０の最
大の高さを使用する縦長容量プレート１３３を決定する
。以下、同様に、面積の大きい抵抗６２．６８を配置す
るための縦長抵抗プレート１３４、抵抗７３を配置する
ための縦長抵抗プレート１３８、容量７４を配置するた
めの縦長容量プレート１３９を決定する。これらの縦長
プレート１３４，１３８，１３９は、すべてテンプレー
ト１４０の最大の高さと同じ高さをもっている。 ［００４４］次に、これらの縦長プレートの間のプレー
トを決定してゆく。縦長抵抗プレート１２８，１３２の
間に配置すべき素子は、回路図上の位置関係から、抵抗
３８と、抵抗４９．５１との間に位置する素子に決定す
る。さらに、抵抗５３、トランジスタ５４は、回路図上
、抵抗５１の右側に位置する素子ではあるが、抵抗３８
．４９間にある素子が抵抗とトランジスタであり、抵抗
５３、トランジスタ５４がそれらと同種の素子であるこ
と、さらにはトランジスタ４４と４５、抵抗４３と５３
は、電気特性上、マスクレイアウト上でそれぞれ隣接し
て配置することが望ましいことから、縦長抵抗プレート
１２８，１３２の間に配置することに決定する。 ［００４５］ これらの素子を、第１の実施例と同じ手
法によりグループ分けする。すなわち、抵抗４３． ４
８゜５３は正の電源端子８１に接続された素子であるか
ら、それらの面積の総和をとることにより、図８に示す
ように正電源側抵抗プレート１２９を決定する。抵抗３
９゜４２．４７については、負の電源端子８２に接続さ
れているため、それらの面積の総和をとることにより、
負電源側抵抗プレート１３１を決定する。それ以外の素
子、すなわちトランジスタ４０．４１．４４．４５．
４６゜５４は、正、負いずれの電源端子にも接続されて
いないグループである。これらの素子は、その面積の総
和をとることにより、抵抗プレート１２９，１３１の間
のトランジスタプレート１３０を決定する。 ［００４６］縦長抵抗プレート１３２と縦長容量プレー
ト１３３の間に配置すべき素子は容量５０のみである。 容量５０は、その面積が小さく、しかもすぐ近くに縦長
容量プレート１３３が存在する。そこで、容量５０を縦
長容量プレート１３３内に配置し、容量５２と５０を同
一プレート内にまとめる。 ［００４７１次に、縦長容量プレート１３３と縦長抵抗
プレート１３４の間に配置すべき素子は、容量５２より
右側でかつ抵抗６８の左側にある素子である。ところが
、この間にある素子はいずれも抵抗とトランジスタであ
り、しかもこれらの素子は抵抗６８の右側にある素子と
電気特性上の結合度合が強い。したがって、これらの素
子は縦長抵抗プレート１３４と１３８の間に配置される
素子と同じプレートに配置することが望ましい。 【００４８］したがって、これらの素子を含めて縦長抵
抗プレート１３４と１３８の間に配置する素子を決定す
る。この場合、２つのプレート１３４，１３８の間に配
置される素子は、容量５２より右側にあり、かつ抵抗７
３より左側にある素子となる。 ［００４９］一方、抵抗７３より右側にある素子も、容
量７４を除き、すべて抵抗とトランジスタであり、しか
もこれらの素子も抵抗７３の左側にある素子と電気特性
上の結合度合が強い。 ［００５０１そこで、２つのプレート１３４，１３８間
に、既に決定されている縦長プレートに配置される素子
と容量６９とを除き、容量５２の右側にあるすべての素
子を配置することに決定する。 ［００５１１これらの素子に対し、前述と同様の方法で
レイアウト処理を施す。すなわち、対象となる全素子を
、正の電源端子８１に接続される素子、負の電源端子８
２に接続される素子、それ以外の素子の３つのグループ
に分け、各グループを図８の正電源側抵抗プレート１３
５、負電源側抵抗プレート１３７、トランジスタプレー
ト１３６にそれぞれ配置する。 ［００５２］容量６９については、容量値が小さいため
、単独の容量プレートを生成する必要はない。このため
、容量６９を隣接する容量プレート１３９内に吸収し、
ここに配置する。 ［００５３］以上の処理により、図８に示すテンプレー
ト１４０が完成する。次に、各プレートに対して高さを
割り当てる。まず、テンプレート１４０の全体の高さが
４００ミクロンに設定されているとすると、縦長プレー
ト１２８，１３２，１３３，１３４，１３８，１３９に
は４００ミクロンの高さが割り当てられる。 ［００５４］次に、抵抗プレート１２９，１３１．トラ
ンジスタプレート１３０の高さを決定する。第２の実施
例と同様の手法によって、まず、抵抗プレート１２９゜
１３１に最低限必要な高さ、たとえば１００ミクロンを
それぞれ割り当て、残りの２００ミクロンをトランジス
タプレート１３０に害１り当てる。 ［００５５］その後、トランジスタプレート１３０の高
さ（２００ミクロン）に入るようにトランジスタ４０゜
４１．４４，４５，４６．５４を配置する。その結果、
実際の高さが１５０ミクロンでおさまったとすると、そ
の差５０ミクロンを上下の抵抗プレート１２９，１３１
に再度均等に割り当てる。したがって、抵抗プレート１
２９．１３１の高さはそれぞれ１２５ミクロンになる。 ［００５６］抵抗プレート１３５，１３７．ｈランジス
タブレート１３６についても、同様の手法により高さの
割り当てを行う。 ［００５７］次に、実際に素子を配置してゆく。まず、
抵抗３８を縦長抵抗プレート１２８に配置する。前述の
ように、抵抗３８は非常に大きな抵抗値をもっている。 したがって、直線状のパターンでは高さ４００ミクロン
のプレート１２８内に配置することができない。そこで
、図９に示すように、５本の抵抗パターンを直列接続し
た抵抗８３を生成し、この抵抗８３を縦長抵抗プレート
１２８内におさめる。抵抗４９．５１についても、同一
の手法により縦長抵抗プレート１３２内に配置する。 各抵抗４９．５１は、それぞれ３本の抵抗体を直列に接
続した抵抗９６．９７として生成される。 ［００５８］次に、容量５０．５２を縦長容量プレート
１３３内に配置する。縦長容量プレート１３３は、高さ
方向に十分な余裕をもっている。このため、２つの容量
５０．５２をともに長方形の容量９８．９９として生成
し、これらを上下に配置することによって縦長容量プレ
ート１３３内におさめる。 ［００５９］抵抗６２．６８については、それぞれ２本
の抵抗体を直列接続した抵抗１００，１０１として生成
し、縦長抵抗プレート１３４内におさめる。 ［００６０１正電源側抵抗プレート１２９には、抵抗４
３．４８，５３を、それぞれ直線状の抵抗８４． ８５
゜８６として配置する。負電源側抵抗プレート１３１に
は、抵抗３９，４２．４７を、同じく直線状の抵抗９３
．９４，９５として配置する。トランジスタプレート１
３０には、トランジスタ４０．４１．４４．４５．４６
．５４を、それぞれトランジスタの基本パターン８７．
８８，８９，９０，９１．９２として配置する。 ［００６１］以下、同様に、縦長抵抗プレート１３８に
は抵抗７３に相当する抵抗１２４を配置する。縦長容量
プレート１３９には、容量６９．７４に相当する容量１
２５．１２６を配置する。正電源側抵抗プレート１３５
には、抵抗５９．６５に相当する抵抗１０２，１０３を
配置する。負電源側抵抗プレート１３７には、抵抗５８
．６４，７２，７７．８０に相当する抵抗１１８−１２
２を配置する。トランジスタプレート１３６には、トラ
ンジスタ５５． ５６． ５７． ６０． ６１． ６
３． ６６．６７．７０，７１，７５，７６．７８．７
９に相当するトランジスタ１０４−１１７を配置する。 以上の処理により、ブロック１２７内にすべての素子を
配置することができる。 ［００６２］なお、この実施例においても、第２の実施
例と同様に各プレートにあらかじめ高さを与え、その中
におさまるように素子を変形しながら配置するため、チ
ップ面積を十分に縮小することができる。 ［００６３］以上３つの実施例にそって本発明を説明し
たが、各実施例よりさらに複雑な回路であっても、同様
の方法によってレイアウト処理が行える。 ［００６４］また、いずれの実施例においても、抵抗を
変形したが、容量についてもプレートの形状に合わせて
変形することが可能である。 ［００６５］ 【発明の効果】本発明によれば、回路図上での各素子の
接続関係に基づいて各素子のグループ分は行い、各グル
ープ毎に各素子の面積の総和を用いることにより、テン
プレートを容易にかつ合理的に決定することができる。 その結果、従来のマスクレイアウトより合理的に素子を
配置することがができ、デッドスペースを大きく減少さ
せ、チップ面積を縮小することができる。
スタを配置したときの実際の高さを抽出する。ここでは
、それが２５０ミクロンであったとする。 ［００３４１次に、トランジスタプレート４の最初に設
定した高さ（３００ミクロン）から実際の高さ（２５０
ミクロン）を引き、その差（５０ミクロン）を上下のプ
レート２，３および５に振り分ける。その結果、プレー
ト２，３の高さは１２５ミクロン、プレート５の高さも
１２５ミクロンとなる。 ［００３５１以上のような処理により、各プレートの高
さが決定される。その後、各プレートに素子を配置する
。すなわち、抵抗６，７を正電源側抵抗プレート２に、
容量８を容量プレート３に、トランジスタ９，１０，１
１，１２，１３，１５．１６をトランジスタプレート４
に、抵抗１４，１７．１８を負電源側抵抗プレート５に
、それぞれ配置する。 ［００３６］その後、配置された各素子を、あらかじめ
定められた素子パターンに置換えて、図５に示すマスク
レイアウト図を作成する。 ［００３７］Ｌかし、図５における抵抗３４は先に求め
た負電源側抵抗プレート５の高さ（上の例では１２５ミ
クロン）を越えている。 ［００３８］そこで、抵抗３４を負電源側抵抗プレート
の高さに入るように変形する。たとえば、抵抗３４を１
２５ミクロン以下の高さで折り曲げ、再び負電源側抵抗
プレート５内に配置する。その結果、図６に示すマスク
レイアウト図が完成する。図６のマスクレイアウトの縦
方向の長さは５００ミクロン以内におさまっており、当
初の設計仕様を満たしている。 ［００３９］以上のように本発明の第２の実施例は、回
路図上での素子の接続関係に基づいて各素子のグループ
分けを行い、各グループ毎に各素子の面積の総和を用い
てテンプレートを決定し、その後、テンプレートの各プ
レートに高さを与え、素子をその高さに入るように変形
して配置するものであるから、第１の実施例より更にデ
ッドスペースを減少させることができ、したがってチッ
プ面積を一層縮小することができる。そしてこれらの−
連のレイアウト処理がすべてコンピュータで実行される
ため、トータル的にマスクレイアウトの自動設計が非常
に容易になる。 ［００４０１なお、第１．第２の実施例においては、正
の電源端子１９、負の電源端子２０に接続されているか
いないかによって素子のグループ分けを行ったが、それ
以外の方法でグループ分けを行ってもよい。 ［００４１１図７２図８２図９は、大面積の素子による
グループ分けと電源端子に接続された素子のグループ分
けとを併用した本発明の第３の実施例を示すものである
。 ［００４２］図７２図８２図９を参照してそのレイアウ
ト方法を説明する。図７において、まず、面積の非常に
大きくなる素子を抽出する。ここでは、面積の大きくな
る素子が、抵抗３８． ４９． ５１． ６２． ６８
． ７３と、容量５２．７４であるとする。 ［００４３］ この場合、まず、面積の大きい抵抗３８
を配置するために、図８に示すテンプレート１４０の最
大の高さを使用する縦長抵抗プレート１２８を決定する
。 次いで、面積の大きい抵抗４９．５１を配置するために
、同じくテンプレート１４０の最大の高さを使用する縦
長抵抗プレート１３２を決定する。さらに、面積の大き
い容量５２を配置するために、テンプレート１４０の最
大の高さを使用する縦長容量プレート１３３を決定する
。以下、同様に、面積の大きい抵抗６２．６８を配置す
るための縦長抵抗プレート１３４、抵抗７３を配置する
ための縦長抵抗プレート１３８、容量７４を配置するた
めの縦長容量プレート１３９を決定する。これらの縦長
プレート１３４，１３８，１３９は、すべてテンプレー
ト１４０の最大の高さと同じ高さをもっている。 ［００４４］次に、これらの縦長プレートの間のプレー
トを決定してゆく。縦長抵抗プレート１２８，１３２の
間に配置すべき素子は、回路図上の位置関係から、抵抗
３８と、抵抗４９．５１との間に位置する素子に決定す
る。さらに、抵抗５３、トランジスタ５４は、回路図上
、抵抗５１の右側に位置する素子ではあるが、抵抗３８
．４９間にある素子が抵抗とトランジスタであり、抵抗
５３、トランジスタ５４がそれらと同種の素子であるこ
と、さらにはトランジスタ４４と４５、抵抗４３と５３
は、電気特性上、マスクレイアウト上でそれぞれ隣接し
て配置することが望ましいことから、縦長抵抗プレート
１２８，１３２の間に配置することに決定する。 ［００４５］ これらの素子を、第１の実施例と同じ手
法によりグループ分けする。すなわち、抵抗４３． ４
８゜５３は正の電源端子８１に接続された素子であるか
ら、それらの面積の総和をとることにより、図８に示す
ように正電源側抵抗プレート１２９を決定する。抵抗３
９゜４２．４７については、負の電源端子８２に接続さ
れているため、それらの面積の総和をとることにより、
負電源側抵抗プレート１３１を決定する。それ以外の素
子、すなわちトランジスタ４０．４１．４４．４５．
４６゜５４は、正、負いずれの電源端子にも接続されて
いないグループである。これらの素子は、その面積の総
和をとることにより、抵抗プレート１２９，１３１の間
のトランジスタプレート１３０を決定する。 ［００４６］縦長抵抗プレート１３２と縦長容量プレー
ト１３３の間に配置すべき素子は容量５０のみである。 容量５０は、その面積が小さく、しかもすぐ近くに縦長
容量プレート１３３が存在する。そこで、容量５０を縦
長容量プレート１３３内に配置し、容量５２と５０を同
一プレート内にまとめる。 ［００４７１次に、縦長容量プレート１３３と縦長抵抗
プレート１３４の間に配置すべき素子は、容量５２より
右側でかつ抵抗６８の左側にある素子である。ところが
、この間にある素子はいずれも抵抗とトランジスタであ
り、しかもこれらの素子は抵抗６８の右側にある素子と
電気特性上の結合度合が強い。したがって、これらの素
子は縦長抵抗プレート１３４と１３８の間に配置される
素子と同じプレートに配置することが望ましい。 【００４８］したがって、これらの素子を含めて縦長抵
抗プレート１３４と１３８の間に配置する素子を決定す
る。この場合、２つのプレート１３４，１３８の間に配
置される素子は、容量５２より右側にあり、かつ抵抗７
３より左側にある素子となる。 ［００４９］一方、抵抗７３より右側にある素子も、容
量７４を除き、すべて抵抗とトランジスタであり、しか
もこれらの素子も抵抗７３の左側にある素子と電気特性
上の結合度合が強い。 ［００５０１そこで、２つのプレート１３４，１３８間
に、既に決定されている縦長プレートに配置される素子
と容量６９とを除き、容量５２の右側にあるすべての素
子を配置することに決定する。 ［００５１１これらの素子に対し、前述と同様の方法で
レイアウト処理を施す。すなわち、対象となる全素子を
、正の電源端子８１に接続される素子、負の電源端子８
２に接続される素子、それ以外の素子の３つのグループ
に分け、各グループを図８の正電源側抵抗プレート１３
５、負電源側抵抗プレート１３７、トランジスタプレー
ト１３６にそれぞれ配置する。 ［００５２］容量６９については、容量値が小さいため
、単独の容量プレートを生成する必要はない。このため
、容量６９を隣接する容量プレート１３９内に吸収し、
ここに配置する。 ［００５３］以上の処理により、図８に示すテンプレー
ト１４０が完成する。次に、各プレートに対して高さを
割り当てる。まず、テンプレート１４０の全体の高さが
４００ミクロンに設定されているとすると、縦長プレー
ト１２８，１３２，１３３，１３４，１３８，１３９に
は４００ミクロンの高さが割り当てられる。 ［００５４］次に、抵抗プレート１２９，１３１．トラ
ンジスタプレート１３０の高さを決定する。第２の実施
例と同様の手法によって、まず、抵抗プレート１２９゜
１３１に最低限必要な高さ、たとえば１００ミクロンを
それぞれ割り当て、残りの２００ミクロンをトランジス
タプレート１３０に害１り当てる。 ［００５５］その後、トランジスタプレート１３０の高
さ（２００ミクロン）に入るようにトランジスタ４０゜
４１．４４，４５，４６．５４を配置する。その結果、
実際の高さが１５０ミクロンでおさまったとすると、そ
の差５０ミクロンを上下の抵抗プレート１２９，１３１
に再度均等に割り当てる。したがって、抵抗プレート１
２９．１３１の高さはそれぞれ１２５ミクロンになる。 ［００５６］抵抗プレート１３５，１３７．ｈランジス
タブレート１３６についても、同様の手法により高さの
割り当てを行う。 ［００５７］次に、実際に素子を配置してゆく。まず、
抵抗３８を縦長抵抗プレート１２８に配置する。前述の
ように、抵抗３８は非常に大きな抵抗値をもっている。 したがって、直線状のパターンでは高さ４００ミクロン
のプレート１２８内に配置することができない。そこで
、図９に示すように、５本の抵抗パターンを直列接続し
た抵抗８３を生成し、この抵抗８３を縦長抵抗プレート
１２８内におさめる。抵抗４９．５１についても、同一
の手法により縦長抵抗プレート１３２内に配置する。 各抵抗４９．５１は、それぞれ３本の抵抗体を直列に接
続した抵抗９６．９７として生成される。 ［００５８］次に、容量５０．５２を縦長容量プレート
１３３内に配置する。縦長容量プレート１３３は、高さ
方向に十分な余裕をもっている。このため、２つの容量
５０．５２をともに長方形の容量９８．９９として生成
し、これらを上下に配置することによって縦長容量プレ
ート１３３内におさめる。 ［００５９］抵抗６２．６８については、それぞれ２本
の抵抗体を直列接続した抵抗１００，１０１として生成
し、縦長抵抗プレート１３４内におさめる。 ［００６０１正電源側抵抗プレート１２９には、抵抗４
３．４８，５３を、それぞれ直線状の抵抗８４． ８５
゜８６として配置する。負電源側抵抗プレート１３１に
は、抵抗３９，４２．４７を、同じく直線状の抵抗９３
．９４，９５として配置する。トランジスタプレート１
３０には、トランジスタ４０．４１．４４．４５．４６
．５４を、それぞれトランジスタの基本パターン８７．
８８，８９，９０，９１．９２として配置する。 ［００６１］以下、同様に、縦長抵抗プレート１３８に
は抵抗７３に相当する抵抗１２４を配置する。縦長容量
プレート１３９には、容量６９．７４に相当する容量１
２５．１２６を配置する。正電源側抵抗プレート１３５
には、抵抗５９．６５に相当する抵抗１０２，１０３を
配置する。負電源側抵抗プレート１３７には、抵抗５８
．６４，７２，７７．８０に相当する抵抗１１８−１２
２を配置する。トランジスタプレート１３６には、トラ
ンジスタ５５． ５６． ５７． ６０． ６１． ６
３． ６６．６７．７０，７１，７５，７６．７８．７
９に相当するトランジスタ１０４−１１７を配置する。 以上の処理により、ブロック１２７内にすべての素子を
配置することができる。 ［００６２］なお、この実施例においても、第２の実施
例と同様に各プレートにあらかじめ高さを与え、その中
におさまるように素子を変形しながら配置するため、チ
ップ面積を十分に縮小することができる。 ［００６３］以上３つの実施例にそって本発明を説明し
たが、各実施例よりさらに複雑な回路であっても、同様
の方法によってレイアウト処理が行える。 ［００６４］また、いずれの実施例においても、抵抗を
変形したが、容量についてもプレートの形状に合わせて
変形することが可能である。 ［００６５］ 【発明の効果】本発明によれば、回路図上での各素子の
接続関係に基づいて各素子のグループ分は行い、各グル
ープ毎に各素子の面積の総和を用いることにより、テン
プレートを容易にかつ合理的に決定することができる。 その結果、従来のマスクレイアウトより合理的に素子を
配置することがができ、デッドスペースを大きく減少さ
せ、チップ面積を縮小することができる。
【図１】本発明の半導体集積回路のレイアウト方法の第
１の実施例により得られたテンプレートを示す図
１の実施例により得られたテンプレートを示す図
【図２
】本発明の半導体集積回路のレイアウト方法の第１の実
施例により作成したマスクレイアウト図
】本発明の半導体集積回路のレイアウト方法の第１の実
施例により作成したマスクレイアウト図
【図３】本発明
の半導体集積回路のレイアウト方法の第１の実施例の対
象となる回路の回路図
の半導体集積回路のレイアウト方法の第１の実施例の対
象となる回路の回路図
【図４】本発明の半導体集積回路のレイアウト方法の第
２の実施例により得られたテンプレートを示す図
２の実施例により得られたテンプレートを示す図
【図５
】本発明の半導体集積回路のレイアウト方法の第２の実
施例により得られた素子変形前のレイアウト図
】本発明の半導体集積回路のレイアウト方法の第２の実
施例により得られた素子変形前のレイアウト図
【図６】
本発明の半導体集積回路のレイアウト方法の第２の実施
例により得られた素子変形後のレイアウト図
本発明の半導体集積回路のレイアウト方法の第２の実施
例により得られた素子変形後のレイアウト図
【図７】
本発明の半導体集積回
路のレイアウト方法の第３の実施例の対象となる回路の
回路図
本発明の半導体集積回
路のレイアウト方法の第３の実施例の対象となる回路の
回路図
【図８】 本発明の半
導体集積回路のレイアウト方法の第３の実施例により得
られたテンプレートを示す図
導体集積回路のレイアウト方法の第３の実施例により得
られたテンプレートを示す図
【図９】 本発明の半
導体集積回路のレイアウト方法の第３の実施例により得
られたレイアウト図
導体集積回路のレイアウト方法の第３の実施例により得
られたレイアウト図
【図１０】従来の半導体集積回路のレイアウト方法によ
り得られたレイアウト図
り得られたレイアウト図
【図１１】従来の半導体集積回路のレアウト方法の対象
となる回路の回路図
となる回路の回路図
１ テンプレート
２ 抵抗プレート
３ 容儀プレート
４ トランジスタプレート
５ 抵抗プレート
１２８ 縦長プレート
１２９ 抵抗プレート
１３０ トランジスタプレート
１３１ 抵抗プレート
１３２ 縦長プレート
１３３ 縦長プレート
１３４ 縦長プレート
１３５ 抵抗プレート
１３６ トランジスタプレート
１３７ 抵抗プレート
１３８ 縦長プレート
１３９ 縦長プレート
１４０ テンプレート
【図１】
【図２】
【図３】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
Claims (16)
- 【請求項１】回路図上の各素子の接続関係に基づいて前
記各素子をグループ化する工程と、前記各素子の面積に
基づいて、同種の素子ごとにブロック化した複数のテン
プレートを決定する工程と、前記各テンプレート内に同
種の素子をまとめて配置する工程とをコンピュータによ
って順次処理することを特徴とする半導体集積回路のレ
イアウト方法。 - 【請求項２】回路図上の全素子を、電源端子に接続され
る素子と、それ以外の素子とにグループ分けすることを
特徴とする請求項１記載の半導体集積回路のレイアウト
方法。 - 【請求項３】回路図上の全素子を、正の電源端子に接続
される素子と、負の電源端子に接続される素子と、それ
以外の素子とにグループ分けすることを特徴とする請求
項１記載の半導体集積回路のレイアウト方法。 - 【請求項４】抵抗を配置する抵抗プレート、容量を配置
する容量プレート、トランジスタを配置するトランジス
タプレートからなるテンプレートを決定することを特徴
とする請求項１記載の半導体集積回路のレイアウト方法
。 - 【請求項５】回路図上の全素子を、電源端子に接続され
る素子と、それ以外の素子とにグループ分けし、その後
、所定のグループ内にある異種の素子を、前記異種の素
子のみからなる他のグループに移動させることを特徴と
する請求項１記載の半導体集積回路のレイアウト方法。 - 【請求項６】回路図上の各素子の接続関係に基づいて前
記各素子をグループ化する工程と、前記各素子の面積に
基づいて、同種の素子ごとにブロック化した複数のテン
プレートを決定する工程と、前記各テンプレートの高さ
を決定する工程と、前記各テンプレートの高さに応じて
素子を変形し、各テンプレート内に同種の素子をまとめ
て配置する工程とをコンピュータによって順次処理する
ことを特徴とする半導体集積回路のレイアウト方法。 - 【請求項７】回路図上の全素子を、電源端子に接続され
る素子と、それ以外の素子とにグループ分けすることを
特徴とする請求項６記載の半導体集積回路のレイアウト
方法。 - 【請求項８】回路図上の全素子を、正の電源端子に接続
される素子と、負の電源端子に接続される素子と、それ
以外の素子とにグループ分けすることを特徴とする請求
項６記載の半導体集積回路のレイアウト方法。 - 【請求項９】抵抗を配置する抵抗プレート、容量を配置
する容量プレート、トランジスタを配置するトランジス
タプレートからなるテンプレートを決定することを特徴
とする請求項６記載の半導体集積回路のレイアウト方法
。 - 【請求項１０】回路図上の全素子を、電源端子に接続さ
れる素子と、それ以外の素子とにグループ分けし、その
後、所定のグループ内にある異種の素子を、前記異種の
素子のみからなる他のグループに移動させることを特徴
とする請求項６記載の半導体集積回路のレイアウト方法
。 - 【請求項１１】回路図上の複数の素子のうち大面積を要
する第１の素子を抽出し、前記第１の素子の配置領域と
して、レイアウトすべきブロック枠の最大幅をもつ第１
のテンプレートを決定する工程と、前記第１の素子以外
の第２の素子をそれらの接続関係に基づいてグループ化
する工程と、前記第２の素子の面積に基づいて、第２の
素子を同種の素子ごとにブロック化した複数の第２のテ
ンプレートを決定する工程と、前記第１の素子を前記第
１のテンプレート内に配置し、前記第２の素子を同種の
素子ごとにまとめて前記第２のテンプレート内に配置す
る工程とをコンピュータによって順次処理することを特
徴とする半導体集積回路のレイアウト方法。 - 【請求項１２】第２の素子を、電源端子に接続される素
子と、それ以外の素子とにグループ分けすることを特徴
とする請求項１１記載の半導体集積回路のレイアウト方
法。 - 【請求項１３】第２の素子を、正の電源端子に接続され
る素子と、負の電源端子に接続される素子と、それ以外
の素子とにグループ分けすることを特徴とする請求項１
１記載の半導体集積回路のレイアウト方法。 - 【請求項１４】抵抗を配置する抵抗プレート、容量を配
置する容量プレート、トランジスタを配置するトランジ
スタプレートからなる第２のテンプレートを決定するこ
とを特徴とする請求項１１記載の半導体集積回路のレイ
アウト方法。 - 【請求項１５】第２の素子を、電源端子に接続される素
子と、それ以外の素子とにグループ分けし、その後、所
定のグループ内にある異種の素子を、前記異種の素子の
みからなる他のグループに移動させることを特徴とする
請求項１１記載の半導体集積回路のレイアウト方法。 - 【請求項１６】回路図上の複数の素子のうち大面積を要
する第１の素子を抽出し、前記第１の素子の配置領域と
して、レイアウトすべきブロック枠の最大幅をもつ第１
のテンプレートを決定する工程と、前記第１の素子以外
の第２の素子をそれらの接続関係に基づいてグループ化
する工程と、前記第２の素子の面積に基づいて、前記第
２の素子を同種の素子ごとにブロック化した複数の第２
のテンプレートを決定する工程と、前記第２のテンプレ
ートの高さを決定する工程と、前記第２のテンプレート
の高さに応じて前記第２の素子を変形し、第２のテンプ
レート内にそれぞれ同種の素子をまとめて配置する工程
とをコンピュータによって順次処理することを特徴とす
る半導体集積回路のレイアウト方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-41425 | 1990-02-21 | ||
| JP4142590 | 1990-02-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04211154A true JPH04211154A (ja) | 1992-08-03 |
| JP2746762B2 JP2746762B2 (ja) | 1998-05-06 |
Family
ID=12608009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3018639A Expired - Fee Related JP2746762B2 (ja) | 1990-02-01 | 1991-02-12 | 半導体集積回路のレイアウト方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5212653A (ja) |
| EP (1) | EP0443857B1 (ja) |
| JP (1) | JP2746762B2 (ja) |
| DE (1) | DE69128368T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015184957A (ja) * | 2014-03-25 | 2015-10-22 | 株式会社ジーダット | フロアプラン設計装置、方法、プログラム及び記録媒体 |
| JP2015210579A (ja) * | 2014-04-24 | 2015-11-24 | 株式会社ジーダット | フロアプラン設計装置、方法、プログラム及び記録媒体 |
Families Citing this family (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2509755B2 (ja) * | 1990-11-22 | 1996-06-26 | 株式会社東芝 | 半導体集積回路製造方法 |
| US5566078A (en) * | 1993-05-26 | 1996-10-15 | Lsi Logic Corporation | Integrated circuit cell placement using optimization-driven clustering |
| US5440497A (en) * | 1993-06-29 | 1995-08-08 | Mitsubishi Semiconductor America, Inc. | Method of and system for laying out bus cells on an integrated circuit chip |
| US5812435A (en) * | 1993-09-21 | 1998-09-22 | Mitsubishi Denki Kabushiki Kaisha | Shape simulation method allowing simulation of processed shape during steps of manufacturing a semiconductor device in a short period of time |
| US5675501A (en) * | 1994-03-15 | 1997-10-07 | Kabushiki Kaisha Toshiba | Method of designing semiconductor integrated circuit apparatus having no dead space |
| US5450332A (en) * | 1994-06-24 | 1995-09-12 | The United States Of America As Represented By The National Security Agency | Method of creating a mebes pattern-generation file for use in the manufacture of integrated-circuit masks |
| US5452215A (en) * | 1994-08-24 | 1995-09-19 | Ibm Business Machines Corporation | System and method for designing a finite state machine to reduce power dissipation |
| DE69509851T2 (de) * | 1994-09-30 | 1999-09-30 | Yozan Inc | Kapazitätserzeugungsverfahren |
| US5633807A (en) * | 1995-05-01 | 1997-05-27 | Lucent Technologies Inc. | System and method for generating mask layouts |
| US5764532A (en) * | 1995-07-05 | 1998-06-09 | International Business Machines Corporation | Automated method and system for designing an optimized integrated circuit |
| JP4004105B2 (ja) * | 1997-07-24 | 2007-11-07 | 富士通株式会社 | 電源回路図の設計システム |
| US6060760A (en) * | 1997-08-13 | 2000-05-09 | Tritech Microelectronics, Ltd. | Optimal resistor network layout |
| US6769098B2 (en) * | 2000-02-29 | 2004-07-27 | Matsushita Electric Industrial Co., Ltd. | Method of physical design for integrated circuit |
| US7844437B1 (en) * | 2001-11-19 | 2010-11-30 | Cypress Semiconductor Corporation | System and method for performing next placements and pruning of disallowed placements for programming an integrated circuit |
| US7448012B1 (en) | 2004-04-21 | 2008-11-04 | Qi-De Qian | Methods and system for improving integrated circuit layout |
| US7222321B2 (en) * | 2005-05-10 | 2007-05-22 | Anaglobe Technology, Inc. | System and method for manipulating an integrated circuit layout |
| JP4771831B2 (ja) * | 2006-03-02 | 2011-09-14 | 富士通株式会社 | 図形表示プログラム及び図形表示方法 |
| US8386976B2 (en) * | 2007-02-15 | 2013-02-26 | United Microelectronics Corp. | Method for producing layout of semiconductor integrated circuit with radio frequency devices |
| US8692608B2 (en) | 2011-09-19 | 2014-04-08 | United Microelectronics Corp. | Charge pump system capable of stabilizing an output voltage |
| US9030221B2 (en) | 2011-09-20 | 2015-05-12 | United Microelectronics Corporation | Circuit structure of test-key and test method thereof |
| US8395455B1 (en) | 2011-10-14 | 2013-03-12 | United Microelectronics Corp. | Ring oscillator |
| US8421509B1 (en) | 2011-10-25 | 2013-04-16 | United Microelectronics Corp. | Charge pump circuit with low clock feed-through |
| US8588020B2 (en) | 2011-11-16 | 2013-11-19 | United Microelectronics Corporation | Sense amplifier and method for determining values of voltages on bit-line pair |
| US8493806B1 (en) | 2012-01-03 | 2013-07-23 | United Microelectronics Corporation | Sense-amplifier circuit of memory and calibrating method thereof |
| US8970197B2 (en) | 2012-08-03 | 2015-03-03 | United Microelectronics Corporation | Voltage regulating circuit configured to have output voltage thereof modulated digitally |
| US8724404B2 (en) | 2012-10-15 | 2014-05-13 | United Microelectronics Corp. | Memory, supply voltage generation circuit, and operation method of a supply voltage generation circuit used for a memory array |
| US8669897B1 (en) | 2012-11-05 | 2014-03-11 | United Microelectronics Corp. | Asynchronous successive approximation register analog-to-digital converter and operating method thereof |
| US8711598B1 (en) | 2012-11-21 | 2014-04-29 | United Microelectronics Corp. | Memory cell and memory cell array using the same |
| US8873295B2 (en) | 2012-11-27 | 2014-10-28 | United Microelectronics Corporation | Memory and operation method thereof |
| US8643521B1 (en) | 2012-11-28 | 2014-02-04 | United Microelectronics Corp. | Digital-to-analog converter with greater output resistance |
| US9030886B2 (en) | 2012-12-07 | 2015-05-12 | United Microelectronics Corp. | Memory device and driving method thereof |
| US8953401B2 (en) | 2012-12-07 | 2015-02-10 | United Microelectronics Corp. | Memory device and method for driving memory array thereof |
| US8917109B2 (en) | 2013-04-03 | 2014-12-23 | United Microelectronics Corporation | Method and device for pulse width estimation |
| US9105355B2 (en) | 2013-07-04 | 2015-08-11 | United Microelectronics Corporation | Memory cell array operated with multiple operation voltage |
| US8947911B1 (en) | 2013-11-07 | 2015-02-03 | United Microelectronics Corp. | Method and circuit for optimizing bit line power consumption |
| US8866536B1 (en) | 2013-11-14 | 2014-10-21 | United Microelectronics Corp. | Process monitoring circuit and method |
| US9143143B2 (en) | 2014-01-13 | 2015-09-22 | United Microelectronics Corp. | VCO restart up circuit and method thereof |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4613940A (en) * | 1982-11-09 | 1986-09-23 | International Microelectronic Products | Method and structure for use in designing and building electronic systems in integrated circuits |
| JPS59154055A (ja) * | 1983-02-22 | 1984-09-03 | Hitachi Ltd | 論理回路基板上の素子配置方法 |
| US4694403A (en) * | 1983-08-25 | 1987-09-15 | Nec Corporation | Equalized capacitance wiring method for LSI circuits |
| JPS6156435A (ja) * | 1984-07-25 | 1986-03-22 | Fujitsu Ltd | 半導体集積回路装置に於ける配線長予測方法 |
| JPH0763074B2 (ja) * | 1986-02-25 | 1995-07-05 | 株式会社東芝 | 半導体論理集積回路の論理セル配置方法 |
| EP0271596B1 (en) * | 1986-12-17 | 1995-05-17 | International Business Machines Corporation | VLSI-chip design and manufacturing process |
| JPS63278249A (ja) * | 1986-12-26 | 1988-11-15 | Toshiba Corp | 半導体集積回路装置の配線方法 |
| US4908772A (en) * | 1987-03-30 | 1990-03-13 | Bell Telephone Laboratories | Integrated circuits with component placement by rectilinear partitioning |
| JP2535976B2 (ja) * | 1987-11-17 | 1996-09-18 | 株式会社日立製作所 | 形態接続構成自動作成システム |
| JP2672655B2 (ja) | 1989-06-14 | 1997-11-05 | 松下電子工業株式会社 | 半導体集積回路の製造方法 |
-
1991
- 1991-02-12 JP JP3018639A patent/JP2746762B2/ja not_active Expired - Fee Related
- 1991-02-21 US US07/658,620 patent/US5212653A/en not_active Expired - Lifetime
- 1991-02-21 DE DE69128368T patent/DE69128368T2/de not_active Expired - Fee Related
- 1991-02-21 EP EP91301399A patent/EP0443857B1/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015184957A (ja) * | 2014-03-25 | 2015-10-22 | 株式会社ジーダット | フロアプラン設計装置、方法、プログラム及び記録媒体 |
| JP2015210579A (ja) * | 2014-04-24 | 2015-11-24 | 株式会社ジーダット | フロアプラン設計装置、方法、プログラム及び記録媒体 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0443857A2 (en) | 1991-08-28 |
| JP2746762B2 (ja) | 1998-05-06 |
| DE69128368D1 (de) | 1998-01-22 |
| EP0443857A3 (en) | 1993-06-30 |
| DE69128368T2 (de) | 1998-04-16 |
| EP0443857B1 (en) | 1997-12-10 |
| US5212653A (en) | 1993-05-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04211154A (ja) | 半導体集積回路のレイアウト方法 | |
| US4295149A (en) | Master image chip organization technique or method | |
| US5483461A (en) | Routing algorithm method for standard-cell and gate-array integrated circuit design | |
| US6453447B1 (en) | Method for fabricating integrated circuits | |
| JPH05502549A (ja) | 集積回路のための改良された経路設定装置及び方法 | |
| JP2003502769A (ja) | 集積回路の改造方法 | |
| KR20010088859A (ko) | 집적 회로 및 집적 회로 전력 및 접지 라우팅 방법 | |
| US5331572A (en) | Integrated circuit and layout system therefor | |
| KR102255052B1 (ko) | 집적회로 내부의 비아 배치 | |
| JPS63245940A (ja) | ブロック配置処理方式 | |
| JP2002334933A (ja) | タップ・セルを有する集積回路及び集積回路にタップ・セルを配置するための方法 | |
| JP2001306641A (ja) | 半導体集積回路の自動配置配線方法 | |
| JP3102365B2 (ja) | 配置配線方法 | |
| JP3647686B2 (ja) | 半導体集積回路の設計方法および半導体集積回路の製造方法 | |
| US6780745B2 (en) | Semiconductor integrated circuit and method of manufacturing the same | |
| JP3064925B2 (ja) | レイアウト方法 | |
| CA1238986A (en) | Integrated circuit chip manufacture | |
| JP2956271B2 (ja) | 集積回路設計方法 | |
| JPH0318043A (ja) | 半導体集積回路の製造方法 | |
| JP3243421B2 (ja) | マスタスライスの自動レイアウト設計方法 | |
| JPS61283143A (ja) | 半導体集積回路 | |
| JP2858677B2 (ja) | 半導体集積回路のマスクレイアウト方法 | |
| JPS5936942A (ja) | 半導体集積回路 | |
| JPH0330358A (ja) | レイアウトパターンの配置方法 | |
| Freund et al. | Automated conversion of design data for building the IBM 3081 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080213 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090213 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090213 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100213 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |