JP2003502769A - 集積回路の改造方法 - Google Patents

Abstract

(57)【要約】 本願発明は集積回路の改造方法を提供する。この改造方法はスケールファクタを選択するステップ（７２）と、スケールファクタに従って集積回路をスケール処理するステップ（７４）と、機能性とデザインルール適合性とを提供するために回路を調整するステップ（７５〜７８）とを含んでいる。この方法は回路の機能性及び階層性を損なわずに回路をスケール処理させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】

本願発明は集積回路の改造方法に関する。特には一連のスケール処理（寸法変
更処理）による改造方法に関する。

【０００２】 本願発明は集積回路あるいはサブ回路のデザインまたはレイアウトを改造して
、異なるデザインルール（諸規定、諸規則）及び製造ルールに対応させる方法に
関する。この方法はプロセスミグレーション技術（方法転用技術）に従い旧集積
回路をデータ分析してスケールファクタ（寸法改造比）を決定し、データをスケ
ール処理し、さらに個々の層をスケール処理し、さらに形状部のエッジを調整し
、定義されたセクエンス（配列データ）を利用して形状体及びセル（記憶素子）
を交換することでオリジナル形態を改造する。

【０００３】

【従来の技術と発明が解決しようとする課題】

プロセスミグレーションとは異なる形状体サイズと相互関係とを有した新規な
製造プロセスにより製造可能となるように集積回路デザインを改造させる技術で
ある。集積回路の物理的サイズは使用される製造プロセスによって限定される。
この際の限定要因は製造可能な最小部材のサイズであり、現在では約０.１３ミ
クロンである。

【０００４】 新プロセスが考案されるに従って使用部材はさらに小型化が可能になる。しか
し、現存回路が新製造プロセスにより小型化される前に回路レイアウトのデザイ
ンが改変されなければならない。回路の全体的デザインはほぼ同一であっても、
回路の異なる部品と要素は異なるファクタでスケール処理されなければならない
。これら重要な寸法をコントロールするルールが存在する。コネクション（接続
部）の最小実現可能サイズ等の製造の限界が基本とされたり、キャパシタンスや
レジスタンスのごとき電子要素が基本とされる。

【０００５】 デザイン変更されるとコンピュータは回路がそれらデザインルールに従ってい
るか否かをチェックする。

【０００６】 新製造プロセスを導入する理由はいくつか存在する。 １）速度：小型コンポーネントは電荷移動距離が短く、信号移動距離が短いた
めにスイッチ切替速度が速い。 ２）サイズ：シリコンウェハーあたりにさらに多くのチップが製造できるので
ユニットコストが安い。 ３）経済的製造：製造ラインあたりにさらに多くの製品が製造でき、古くて効
率が悪い製造ラインが閉鎖できる。

【０００７】 主たる問題は回路の物理的デザインをどのように改造するかである。この作業
は非常に困難で複雑である。

【０００８】 チップのデザイン変更の別な理由は、多くの回路が“システムオンチップ”コ
ンポーネントと呼ばれる、異なる製造業者によって供給されるパーツ及びコンポ
ーネントを使用してデザインされているからである。これらコンポーネントは異
なる製造業者によって、異なるデザインルールに従い製造されることがあるため
、それら全てを同一セットのデザインルールに従うように再デザインしなければ
ならないことがある。

【０００９】 よって再デザインの理由には次のようなものが含まれる。 １）特殊なデザインルールに従うため。 ２）最新製造プロセスを利用するため。 ３）コンポーネントをサイズを縮小させるため。 現存のプロセスミグレーション方法は次の通りである。 象徴的ミグレーション：トランジスタのごときそれぞれのコンポーネントを要
求される技術的仕様に沿って再開発する。このプロセスは必ずしも成功していな
い。複雑な回路では実施が困難である。

【００１０】 コンパクション：この技術は、例えば米国特許５６４０４９７が紹介しており
、レイアウトの再デザイン法が提供される。この方法では回路はデザインルール
が許す限りに全ての寸法を、最初はｘ方向に、次にｙ方向に縮めることで小型化
される。この技術は部分的に成功するが回路を“平坦化”する。すなわち、構築
ブロックの階層形態を破壊する。これには大容量のコンピュータが必要であり、
階層形態は旧形態と同一ではなくなるので将来の改造が非常に困難となる。

【００１１】 スケール処理：スケール処理とは一般的に一定の割合でそれぞれのコンポーネ
ントを縮小することである。この技術はコンポーネントのサイズを縮小するもの
の、得られた回路は無数のデザインルールを無視したものとなって機能しないで
あろう。従って、この技術は理想的な改造法に思われるが実用的ではなかった。

【００１２】

【課題を解決するための手段と発明の効果】

本願発明の１目的はそれら諸問題の少なくとも一部を解消させる集積回路のス
ケール法の提供である。

【００１３】 本願発明によれば集積回路の改造法が提供される。この方法はスケールファク
タを選択するステップと、そのスケールファクタに合わせて回路をスケール処理
するステップと、求められる機能性を提供するように要求されるデザインルール
に合わせるための回路の最終調整を行うステップとを含んでいる。

【００１４】 この方法は回路の機能性を維持し、回路の階層形態を破壊することなく回路を
スケール処理させる。

【００１５】 有利には、このスケールファクタは複数のスケール比を計算し、そのスケール
比以上のスケールファクタを選択することで決定される。これでその回路は重要
なデザインルールを無視することなく最大限にスケール処理される。有利にはそ
のスケール比は相互接続スケール比、バイアサイズ比及び電気コンポーネント配
置比を含む。

【００１６】 有利には、このスケールファクタはスケール比の最大値から次の全体グリッド
ポイントにまでスケール比をラウンドアップすることで選択される。これで回路
のコンポーネントはデザイングリッド上に適正に配置される。

【００１７】 有利には、スケールファクタに従って回路をスケース処理するステップは、そ
のスケールファクタと回路配置要素の座標とを掛算する処理を含んでいる。

【００１８】 有利には、機能性を提供するデザインルールに即した回路調整ステップは階層
スケール処理プロセスを含んでいる。この階層スケール処理プロセスはスケール
ファクタに従った所定層のコンポーネントのスケール処理ステップを含んでいる
。これは絶対スケール処理（それぞれのコンポーネントに固定量を加算または減
算する）あるいは相対スケール処理（オリジナルサイズに対する固定百分率を掛
算することで各コンポーネントを増大または縮小させる）することで達成されよ
う。この階層スケール処理プロセスはコンポーネントのスケール処理ステップを
含み、それらコンポーネントの接続性を維持させる。この階層スケール処理プロ
セスは所定の幅基準を充足するコンポーネントを特定し、その基準を満たさない
コンポーネントのみをスケール処理するステップを含むことができる。このよう
にしてパワーコネクタ（電源コネクタ）をこのスケール処理プロセスから除外し
て過熱問題をクリアすることができる。

【００１９】 有利には、機能性を維持するデザインルールに即した回路調整ステップはトラ
ンジスタエッジ調整プロセスを含んでいる。このトランジスタエッジ調整プロセ
スはポリシリコン層の幅及び/又は拡散層の長さの調整ステップを含んでいる。
これでトランジスタを構成するコンポーネントの適正な寸法が回復されて機能性
が保証される。

【００２０】 有利には、この方法はコンタクトとバイアの更新ステップを含んでいる。この
コンタクトとバイアの更新ステップは電流強度を低減させるための旧コンタクト
とバイアの取り外しステップと、新コンタクト及びバイアでの交換ステップとを
含んでいる。

【００２１】 有利には、この方法は技術の変化に対応できるように層の追加及び/又は削減
のステップを含んでいる。

【００２２】 有利には、この方法はデザインルールに即していることを保証するためにレイ
アウト確認プロセスを使用した回路のチェックステップを含んでいる。

【００２３】 有利には、この方法はミグレーションプロセスを完了させるのに必要な時間を
短縮させるために予め回路データを分析して改変させる予備ステップを含んでい
る。

【００２４】 有利には、この方法は回路のデバイスにデザインパラメータを含んだノードを
加えて、それらデバイスに関する情報へのアクセスを容易にするステップを含ん
でいる。

【００２５】 本願発明の別目的は、“コンプレックススケール処理”として解説され、全て
の現存回路のレイアウトのコンピュータモデルにも対応できる異なるプロセスミ
グレーション技術を提供することである。この技術を利用することでチップのレ
イアウトは新プロセスで製造可能となり、新デザインルールに即したスケール処
理を可能にする。

【００２６】 この方法はフラットチップレイアウト及びデザイン階層を含んだレイアウトに
適用が可能である。これはサブセルの高レベル回路への設置として定義できる。
ミグレーションされたチップの階層はオリジナル階層にマッチする。

【００２７】 本願発明の別な特徴によれば、集積回路のスケール処理方法は、現存（旧）レ
イアウトを調べ、可変形状体値、絶対形状体値及びデザイングリッドの決定を含
んでスケール比を決定し、ゲート幅と長さを調整し、層のスケール処理を行い、
多角形状体のエッジを調整し、コンタクトを交換し、オーバーラップを調整し、
層を追加または削減し、セルを交換し、最終的に確認することを含んでいる。

【００２８】

【発明の実施の形態】

本願発明の１実施例を例示として添付図面を利用して解説する。

【００２９】 典型的な回路階層は図１に図示されている。回路の構築ブロックはさらに大き
なブロック２に組み入れられ、それはさらに大きなブロック３に組み入れられる
。

【００３０】 セルミグレーションプロセスは次の３ステップで成る。 １）理想的なスケールファクタを計算する。 ２）その計算ファクタを使用して回路全体をスケール処理する。 ３）回路の誤差を修正する。 これらのステップを以下でさらに詳細に説明する。

【００３１】 第１ステップで、理想的なスケールファクタが少なくとも３セットの式を使用
して計算される。これらの式の詳細は図２から図６を使用して後述する。それぞ
れの式が計算され、使用されるスケールファクタは全式に共通な最小のものとな
る。換言すると、最終回路はそれらの式に許される最小のもの以上の大きさとな
る。

【００３２】 第２ステップで、回路全体は計算ファクタを利用してスケール処理される。こ
れは全ての寸法に同一ファクタを掛算することで行われる。これには構築ブロッ
クのポジション、コネクタのポジションと寸法、構築ブロック内のコンポーネン
トのポジション及びそれらコンポーネントの形状体が含まれる。

【００３３】 図７に示すように得られた結果はオリジナル回路のスケールコピーである。し
かし、多くのデザインルールが冒されており、コンポーネント値は不正確である
。例えば、トランジスタの幅と長さは大き過ぎたり小さ過ぎたりし、作動が遅く
なったり、全く作動しなくなったりする。レジスタとキャパシタも不正確な値を
提供するであろう。

【００３４】 第３ステップが誤差修正ステップである。これには多様なステップが介在する
。

【００３５】 １）特定層の全形状体のサイズが層サイズを調整することで調整される。例え
ば、ポリシリコン層の形状部の座標が調整される。これは“層サイジング”とし
て知られる。例えば、トランジスタを形成している拡散層上のポリシリコン領域
を増大させたり、縮小させることができ、最小寸法あるいは最小分離状態を提供
する。図１０及び図１１参照。寸法はオリジナル形状部の変化の割合による変更
ではなく、固定量（例えば０.２ミクロン）だけ変更される。

【００３６】 ２）コンポーネントのパーツによっては変更しない場合がある。特に、パワー
コネクタはサイズを変更しない。なぜなら、回路の電流に影響を及ぼすからであ
る。パワーコネクタは他のコネクタよりも大きいことが多いのでサイズで識別さ
れ、あるいは信号名で識別される。よって制御ロジックは特定サイズのコンポー
ネントのサイズを変更させず、特定規定値以下のコンポーネントのサイズだけを
減少させる。これは図１２に図示されている。

【００３７】 ３）エッジ調整：もしコンポーネント領域が大き過ぎれば、あるいは層サイジ
ングまたはスケール処理後に１エッジが別コンポーネントに近づき過ぎると、コ
ンポーネント全体のサイズの変更ではなくコンポーネントの１エッジを移動させ
ることで調整される。これは図１３に図示されている。例えばトランジスタのサ
イズはこのように変更できる。

【００３８】 よってスケール処理プロセスは３ステップで成る。 １）固定ファクタによる総合スケール処理 ２）３ステップまでを含むコンポーネントの固定スケール処理（層スケール処
理）。

【００３９】 ３）エッジ調整。 このプロセスはさらに次の特徴を含むことができる。

【００４０】 １）コンタクト除去及び交換（図１５参照）：各コンポーネントに可能な限り
数多くの電気コンタクトを提供し、それぞれのコンタクトを通過する電流量を減
らすことが望ましい。コンタクトを再スケール処理する代わりに、コンタクトを
取り外し、新デザインルールに従って可能な限り多数のコンタクトを空いたスペ
ースに挿入することが好ましい。

【００４１】 ２）層の追加及び除去（図７参照）：製造手法によっては前よりも多くの層を
必要とする。またそれほどの数を必要としない場合もある。このプロセスは必要
に応じ、層を追加したり取り除いたりして改良させる。例えば、もし新プロセス
がトランジスタの製造にもう１層を必要とするなら、コンピュータは各トランジ
スタを識別し（例えば、拡散層上のポリシリコン層を認識して）、必要な層を加
える。

【００４２】 このプロセスとステップをさらに詳細に説明する。回路のこの改造技術には最
終チップの製造のための製造プロセスをコントロールするデザインルールに従う
ようにデータをスケール処理し、形状部を改造する一連のステップが関与する。

【００４３】 このプロセスに含まれる技術はチップ上の全コンポーネントと接続形状体に対
して適用される。それにはＭＯＳＦＥＴと双極トランジスタ、レジスタ、キャパ
シタ及びダイオードが含まれる。

【００４４】 プロセスミグレーションのための入力データは、例えばＧＤＳＩＩあるいはＣ
ＩＦの基準フォーマットのどのようなチップまたはＩＣレイアウトまたはその知
的財産でもよい。これらファイルはチップを提供するデータを含み、方形、多角
形、通路、インスタンス、アレイ、ラベルを提供することができる。

【００４５】 改造セクエンスは次のものを含むであろう。 デザイン分析とスケール計算 総合スケール処理 ゲート幅と長さ調節 層スケール処理 多角形エッジ調整 コンタクト交換 オーバーラッピング調整 層の追加または取り外し セル交換 確認

【００４６】 総合スケール処理計算にファクタを適用するには、現存レイアウトを調べてス
ケール処理量を決定することが必要である。このプロセスには３要素が介在する
。 １．可変形状体値 ２．絶対形状体値 ３．デザイングリッド

【００４７】 可変形状体値において集積回路製造プロセスには多くのデザインルールが最低値
として提供され、回路のデザイン時の基礎とされなければならない。例えば、製
造時に２つの形状体が重なり合わないように同一層上の２つの形状体間のスペー
スを決定するルールが存在する。最小値ルールが満たされる限りこのスペースル
ールを超過することができる。

【００４８】 可変形状体値には幅、スペース及び層周囲部が含まれる。

【００４９】 図２は可変ルール例を示す。異なる形状体の分離部４、オーバラップ部５及び
幅６はセットされた距離に等しいか、それより大きなものでなければならない。

【００５０】 第２ファクタは絶対形状体値に関係する。集積回路デザインルールは形状体の
ために従うことを要求する固定値を有している。これらはルート回路を接続する
コンタクトとバイアホールに適用され、この値はこれらの形状部のそれぞれにお
いて守られなければならない。さらに、トランジスタサイズは回路ネットリスト
で定義され、レイアウトで適用されなければならない。マッチしないとレイアウ
トを回路図またはネットリストに対してチェックする際に誤差が発生する。

【００５１】 図３に示すように、固定値の例にはコンタクトとバイアサイズ７、トランジス
タサイズ８、レジスタサイズ及びキャパシタサイズが含まれる。固定形状体値の
例が図示されており、形状体寸法は定義値と等しくなければならない。

【００５２】 最後に、全ての集積回路は定義されているグリッドの倍数として各形状部の座
標を有するようにデザインされている。スケールファクタは新デザイングリッド
を考慮したものでなければならない。これはスケールファクタを計算してスケー
ル処理されたレイアウトの全形状部の座標がグリッド上に収まるようにさせるか
、スケール処理中にグリッドへの座標スナップ処理によって達成が可能である。
製品チップの全ての座標は定義されているデザイングリッド上に配置されなけれ
ばならない。

【００５３】 全てのプロセスミグレーションのためのスケールファクタは、新製造プロセス
仕様のルールとオリジナルデバイスのために使用されたルールとの間の比から計
算されるであろう。そのデザインをスケール処理する際の限定要素であり得る３
パーツがチップに存在し、それぞれの比が計算されなければならない。これら３
比の最大値はチップスケール処理における限定要素として定義できよう。

【００５４】 １．インターコネクトスケール比 各ルート層に対する幅とスペースは次のように定義される比として計算されな
ければならない。 インターコネクトスケール比＝（新幅＋新スペース）/（旧幅＋旧スペース）図
４はインターコネクトスペース１０と幅１１を図示する。

【００５５】 ２．バイアサイズ比と収容部 バイアサイズはルート層間のバイアホールを提供する固定方形部のサイズであ
る。 バイアサイズ比＝最大（（新バイア１/旧バイア１）,（新バイア２/旧バイア
２）……） 図５は第１層１３、バイア１４及び第２層１５と、バイア形状体の３ｘ２アレ
イ１６とを含んだバイア形状体１２を図示する。

【００５６】 ３．トランジスタ形状体比 トランジスタ形状体比は、別々の拡散体における２体のトランジスタ間の距離
を定義する形状部の縮小比である。 トランジスタ形状体比＝新（２a＋２b＋２c＋２d＋e）/旧（２a＋２b＋２c＋
２d＋e） 図６aと図６bは種々なＣＭＯＳトランジスタ形状体を図示し、Ｌ＝トランジス
タ長、Ｗ＝トランジスタ幅である。

【００５７】 これらの計算から得られた最大値はスケールファクタを決定するであろう。こ
のスケールファクタは次の全グリッドポイントにラウンドアップ処理される。す
なわち、mod（スケールグリッド）＝０ 考察が必要であろう第４要素はレジスタとキャパシタを含んだ回路に関するも
のである。これらは２つの製造プロセスでそれらを構築するのに使用される材料
の値に応じてスケール処理される必要がある。レジスタとキャパシタはそれらの
構築に使用される材料の単位面積あたりの値で定義される。旧製造プロセスと新
製造プロセスの値の比はこれら回路コンポーネントに対するスケールファクタの
計算に使用される。こことは図２３と図２４を使用して以下で詳細に説明する。

【００５８】 スケールファクタが決定されると、チップ全体のそれぞれのセルと形状体とに
適用される。それぞれの座標にスケールファクタが掛算されてチップサイズが縮
小されるが、チップの形状体と階層とは作動可能状態に維持される。この段階で
新チップはそのスケール以外は旧チップと同じであろう。

【００５９】 形状体とセルのスケール処理は座標スケール処理と定義できる。各スケーラ値
は次のように調整される。 （ｘ座標*スケール）（ｙ座標*スケール）

【００６０】 図７aと図７bは総合的スケール処理を図示する。総合スケール処理プロセスにお
いて、オリジナルチップ１８aはスケールダウンされて新チップ１８bを提供し、
オリジナルチップの各形状部１９a、１９b、１９cはスケールダウンされた形状
部２０a、２０b、２０cで交換される。それぞれの場合に新寸法は旧寸法のスケ
ールファクタ倍である。レイアウト内の各形状部はチップの軸の原点、すなわち
ｘ＝０、ｙ＝０に対して調整されるであろう。

【００６１】 回路内のＣＭＯＳトランジスタは２種の材料のオーバーラップで決定される。
それら材料はドープ処理シリコン（拡散材）とポリシリコンあるいは金属である
。トランジスタの縦横をスケール処理するときレイアウトの全ての拡散層とポリ
シリコン層に絶対値を適用することは必ずしも可能ではない。代わりに、トラン
ジスタの縦横長さを提供する拡散層とポリシリコン層はトランジスタサイズに対
する百分率で変更されなければならず、それぞれはスケール処理が必要であり、
現行サイズの倍数体として調整されなければならない。これはそれぞれのトラン
ジスタ幅と長さを提供する拡散部とポリシリコン部のエッジを特定して必要なコ
ンポーネント値と適合するように移動させるエッジ調整法の利用が関係する。エ
ッジ調整はスケール処理とは異なるものと考えることができる。図８はＣＭＯＳ
トランジスタ定義と値定義とを示す。

【００６２】 個々のトランジスタはポリシリコン２１が拡散材２２を横断する領域上にマー
カ形状部を配置するブール演算で特定される。これら形状部はＣＭＯＳトランジ
スタを含んだ回路のトランジスタサイジング演算の残りの基礎を形成するであろ
う。

【００６３】 トランジスタを形成する拡散材とポリシリコンのエッジは選択されてゲート幅
あるいは長さの割合で移動され、トランジスタの値を調整する。１拡散材からは
いくつかのトランジスタが製造できるため、スケール処理ルーチンは全てのトラ
ンジスタの正しい値を達成するようにそれぞれのエッジを処理しなければならな
い。図８と図９はＣＭＯＳトランジスタエッジ調整を図示する。

【００６４】 図８に示されるように、トランジスタのゲート長Ｌはゲートを形成するポリシ
リコン２１のエッジ２３を調整することで変更できる。幅Ｗは拡散材２２のエッ
ジ２４をポリシリコン材２１を超えて移動させることで調整される。これらエッ
ジ２３、２４を調整することでトランジスタのパラメータは変更でき、回路全体
に対する影響も変更できる。

【００６５】 図９に図示するように多くのトランジスタが拡散材２５から製造される。よっ
て、トランジスタを提供するエッジの調整はその他のトランジスタのエッジに対
して影響を及ぼす。拡散材のそれぞれのエッジの検査によって全トランジスタが
必要なパラメータを満足させるように調整が行われる。必要であれば２個以上の
トランジスタを提供するエッジは分割されて必要なデバイスサイズを提供する。
例えば、エッジ２６と２７とを“Ｘ”マーク部で分割して変更を正しく行う。

【００６６】 製造方法によってはオリジナルサイズまたは回路の機能に応じてトランジスタ
サイズを異なる分量だけ変更させることが必要となり、等価表のごとき定義法が
使用されてスケール処理プロセスが調整される。

【００６７】 レイアウト全体がスケール処理された後にデザインを構成する各層は新製造プ
ロセスのデザインルールに合わせて拡大または縮小されなければならない。これ
は階層スケール処理と呼ばれる技術で達成される。この技術は回路の形状部を拡
大または縮小することができ、セル間の接続性を維持する。

【００６８】 同一層の形状部間の余分なオーバーラップ部を取り除き、形状部間の接続を維
持するために全形状部はスケール処理に先立ってブールファンクションで合体さ
れる。回路の電気適正を維持するため、様々な層の形状部間の接続は維持されな
ければならない。このことはこれら形状部が階層の異なるレベルに提供されてい
ても同様である。もし分離されていると回路は機能しない。従って、層スケール
技術者はこのことを勘案することが必要である。

【００６９】 層接続性の問題は問題層が縮小され、データが階層を含んでいるときにのみ発
生する。形状部の全エッジを内側に移動させることで、それらはサブセル内で形
状部から離れ、回路の電気接続性が破壊される。

【００７０】 図１０は層シュリンクブレーキング接続性を図示する。この回路はトップセル
３０といくつかのサブセル３１a、３１b、３１cを含む。サブセル３１aの形状部
３２aはトップセルの形状部３２と隣接する。もし全部の形状部３２a、３２b、
３２cが縮小されれば、それらは図１０dに図示するように互いから離れるであろ
う。

【００７１】 このことに対処するため、サブセルの形状部はトップレベルにコピーされ、シ
ュリンク前にそのレベルでデータと合体される。シュリンクプロセスが完了する
と、サブセルからの形状部はテンプレートとして適用され、余分な材料が取り除
かれる。

【００７２】 セルデータの境界ボックスにより、あるいは境界を表す形状部で定義されるセ
ルのエッジに層のデータを保持することも可能である。レイアウトデータはセル
の境界上に保持され、スケール接続性が保存される。

【００７３】 図１１は接続性を伴う階層シュリンクを説明する。この例では全ての３形状部
３２a、３２b、３２cは縮小されるが、相互接続状態は維持される。非接続エッ
ジのみが縮小される。さらなるルールが層スケールに適用され、所定のサイズル
ールにマッチする形状にその演算を限定するであろう。これで同一層のデータを
異なる分量でスケール処理させる。

【００７４】 図１２は形状体幅による層サイジングを図示する。オリジナル形状部３３aは
改変形状部３３bで置換されている。この例では、形状部の部分３４a、３４b、
３４cはサイズ基準に合えば縮小できる。縮小された部分３４a、３４cは大型部
分３５に取り付けられた状態に保たれる。

【００７５】 ミグレーションされたチップに対する全てのデザインルールに合わせるには、
形状部全体ではなくてチップを形成する形状部の一部の調整が必要である。これ
は“多角形エッジ調整”と呼称でき、形状部のそれぞれの頂部を調べ、そのレイ
アウトの他の形状部に対するそのポジションに従ってそれを調整する。

【００７６】 調整すべきエッジは個々の層上の形状部によって定義され、あるいは回路の機
能を定義するブール理論による改造で定義される。これが決定されると、そのエ
ッジはそれらの現行ポジションから絶対値により調整できる。あるいは同一また
は異なる層上の別エッジに対して調整できる。あるいは同一または異なる層の別
エッジへの距離の割合で調整できる。図１３はトランジスタ用のエッジ調整を図
示する。トランジスタを定義する第１エッジ３６またはトランジスタあるいはコ
ンタクトの最小オーバーラップの第２エッジ３７を調整することは可能である。

【００７７】 集積回路レイアウトは誘電層のコンタクトとバイアホールを使用してルート層
に回路コンポーネントを接続させる。これらは典型的には正方形であり、サイズ
とスペースはデザインルールに基いている。材料の幅広トラック間の接続はさら
に大きなコンタクト領域を必要とする。これは１つの大コンタクトまたは均一コ
ンタクト形状部のアレイによって定義される。

【００７８】 コンタクトとバイア形状部は前述のようにスケール処理できる。あるいは、現
存コンタクトとバイアを新デザインルールに従った新形状部のアレイと交換する
ことができる。これらは形状部のアレイとしてコンタクトを形成するセルか、あ
るいは接続領域をカバーする一連の方形部であろう。この領域は接続対象領域を
隔絶するブール関数のセクエンスを介して定義される。新形状部はスケール処理
ではなくて構造によって新デザインルールに合わされる。

【００７９】 金属やポリシリコンのごとき他の材料間のコンタクトは同じ技術を利用して改
良することができる。図１４aと図１４bに図示するごとく、コンタクトとバイア
４０はコンポーネントのシリコン４１を回路を接続する金属ワイヤ４２に結合さ
せるのに使用される。それらは金属の異なる層を接続して複雑なワイヤ接続を提
供するのにも使用される。ほとんどの集積回路はコンポーネントを接続する複数
層のワイヤ配線を有するであろう。これらコンタクトとバイアは複数層を分離す
る誘電材料４３の孔である。

【００８０】 金属からシリコンへのコンタクト形状部はインスタンスではなくて単純な多角
形として提供され、それぞれは新デザインルールに沿った新形状部と交換される
。それぞれのコンタクトは適正寸法を有した新形状部と交換される。

【００８１】 多くの場合には層間に可能な限り数多くのコンタクトを加えて各コンタクトを
通過する電流量を減らすことが好ましい。このことは一連のブール関数でコンタ
クトを含んだ領域を特定し、この領域をできるだけ多数のコンタクトで満たすこ
とで達成される。例えば、図１５aと図１５bに図示するように、金属４２がシリ
コン４１とオーバーラップする箇所に置かれた旧技術による２つの大きなコンタ
クトホール４４を８つの小さなコンタクトホール４５と交換できる。

【００８２】 集積回路のレイアウトの層によってはデザインルールにより定義された分量だ
け他の層とオーバーラップする必要がある。これらの層はブール理論または前述
のエッジ調整を通じてデザインルールに従わされる。

【００８３】 層オーバーラップの例にはゲートのシリコンオーバーラップとコンタクトの金
属オーバーラップが含まれる。図１６は層オーバーラップを図示する。ポリシリ
コン４８は最低固定距離５０だけ拡散材４９をオーバーラップしなければならな
い。

【００８４】 集積回路製造プロセス間の多様性はオリジナルチップのいくつかの層が取り除
かれ、他の層が加えられることを要求する。この例はインプラント層または絶縁
凹部である。

【００８５】 余分な層の全形状部は、その層のそれぞれの形状部を特定し、それらを消去す
ることで階層的に取り除かれる。

【００８６】 新層は別層との関係で現存層に関して定義される。例えば、凹部を拡散層周囲
に配置することで定義される。しかし、それがポリシリコンでクロスされ、トラ
ンジスタを提供する場合に限られる。例えば、図１７aはトランジスタ５３内の
拡散層５２とトランジスタ５３外の拡散層５４を図示する。図１７bが図示する
ように、新層５５はトランジスタ５３の一部である拡散層周囲にのみ加えられる
。

【００８７】 データは追加的ルート層のごとき新層にまで適用させることができる。ルート
情報は現存層から新層に適用させることができる。これでレイアウトはコンプレ
スされ、これら形状部が移動されたときに発生するギャップが利用される。図１
８aと図１８bは層間の移動ルートデータを示す。図１８aに示される旧アレンジ
では第１金属ルート５６は金属-金属バイア５８を介して第２金属ルート５７に
接続される。図１８bに示される新アレンジでは、第３金属ルート５９とバイア
５８aにプロモートされた第１金属ルート５６からのルート情報は変更される。

【００８８】 図１９aと図１９bは旧バイアセルと新バイアセルとの交換を図示する。旧技術
で定義されたバイアセル６０aは２つの金属層である第１金属６１と第２金属６
２を接続する形状部を含む。これは金属層を新技術で接続する形状部を含んだ新
バイアセル６０bと交換される。たいていのバイアは、２つの金属層と１つのバ
イア層であるサブセルを構成する３形状部を含んだサブセルのインスタンスとし
て設置される。これらは同じ３層を含んだ新バイアセルで交換できる。あるいは
新デザインルールに従ってサイズ変更できる。バイアによっては最小サイズより
も大きく、それら２金属層を接続する複数のバイアホールを有している。これら
を新バイアセルと交換するとき、新バイアセルは旧バイアセルの形状部の数とマ
ッチするようにサイズ変更される。それぞれのバイアセルをこのように交換する
ことで、回路のバイアは変更されて新技術の規制に合わせられる。

【００８９】 全回路またはその一部がミグレーション処理されると、そのことは産業基準デ
ザインツールで確認される。これらはデザインルールチェックシステム（ＤＲＣ
）とレイアウト対図システム（ＬＶＳ）とを含むであろう。これらは新ミグレー
ションチップが新ルールに合致しており、回路内に適正な接続を維持しているこ
とを保証する。

【００９０】 さらに、インターコネクトタイミングアナライザによりレイアウトが新製造プ
ロセスで適正に実行されていることをチェックする。新デザインルールに即して
いない場合でもこれは総合スケール処理後の新プロセスの回路性能に対するラフ
ガイドとして適用される。さらに正確なシミュレーションはミグレーションプロ
セスが完了したときに可能である。

【００９１】 レイアウトミグレーションが完了し、新チップの性能が確認されると、新チッ
プはＧＤＳＩＩまたはＣＩＦのごとき産業基準フォーマットで搬送される。

【００９２】 ミグレーションプロセスのステップを図２０に示すフロー図を利用して説明す
る。

【００９３】 ステップ７０ではオリジナルデータを入力する。このオリジナルデータはＧＤ
ＳＩＩあるいはＣＩＦのごとき産業基準フォーマットで供給される。データベー
スは回路のレイアウトを構成する形状部を含み、方形部、多角形部、通路、イン
スタンス、アレイ、テキストのごとき回路要素を含む。接続情報もデータベース
に含ませられるが、ミグレーションツールはこの情報を必要としない。

【００９４】 第２ステップ７１はデータを分析してクリーンにするステップである。そのデ
ータのミグレーション処理に費やされる時間は主ミグレーションルーティンをス
タートさせる前にデータの一部を改変させることで節約できる。これは別々のオ
ーバーラップする形状部の合併あるいは多角形から通路へのインターコネクト要
素の変換を含むことができる。層間の接続を構成する個々の形状部の接続セルの
インスタンスへの変換のごとき回路の階層の変更も有効であろう。

【００９５】 これら技術はミグレーションプロセスを改善させるがミグレーションプロセス
の完成には不要である。

【００９６】 第３ステップ７２ではスケールファクタの計算を行う。プロセスミグレーショ
ンでのスケールファクタは旧製造プロセスのルールと新製造プロセスのルールと
の比によって決定される。このルールの例は前記した。

【００９７】 第４ステップ７３ではデバイスデータが保存される。オリジナルデータベース
に含まれる情報はミグレーションプロセスを通じてプログラムによって参照され
るので、このデータを容易に利用させることは便利である。図２２で詳述する１
つの技術はデザインパラメータを含んだノードをレイアウトの各デバイスに加え
ることである。これらノードは図の層のサイズや名前のごときデバイスに関する
情報の保存に使用できる。

【００９８】 第５ステップ７４はデザインのスケール処理ステップである。スケールファク
タが決定されるとデザインのそれぞれの座標にはスケールファクタが掛算され、
サイズがオリジナルと同じであるデザインが提供される。

【００９９】 各要素のデータは次のようにスケール処理される。 方形： 下方-左（Ｘ）*スケール 下方-左（Ｙ）*スケール 上方-右（Ｘ）*スケール 上方-右（Ｙ）*スケール 多角形： 座標（Ｘ）*スケール 座標（Ｙ）*スケール 通路： 座標（Ｘ）*スケール 座標（Ｙ）*スケール 幅*スケール テキスト： 座標（Ｘ）*スケール 座標（Ｙ）*スケール フォントサイズ*スケール インスタンス： 座標（Ｘ）*スケール 座標（Ｙ）*スケール 倍率*スケール アレイ： 座標（Ｘ）*スケール 座標（Ｙ）*スケール 倍率*スケール デルタ（Ｘ）*スケール デルタ（Ｙ）*スケール

【０１００】 第６ステップ７５は層をサイジングするステップである。データがスケール処
理されると各層はデザインルールで定義される最小幅に合うようにサイジングさ
れる。これは各層のデータをスペース処理のルールに確実に合わせるためであり
、各層のキャパシタンスを減少させ、回路性能を高めるためである。総合スケー
ル処理計算はデザインの主スケールファクタを決定する際に層サイズの後調整を
考慮に入れている。

【０１０１】 層は絶対値で、あるいは層サイズの百分率でスケール処理される。絶対値で層
をスケール処理するには次の計算が適用される。 方形： 下方-左（Ｘ）＋値 下方-左（Ｙ）＋値 上方-右（Ｘ）−値 上方-右（Ｙ）−値 多角形： 座標（Ｘ）＋または−スケール^＊ 座標（Ｙ）＋または−スケール 通路： 幅*スケール *スケール数の追加または削減は形状部の外側の座標のポジションによる。も
し形状部の底または左側エッジであればスケール数は座標に加えられ、形状部の
上部または右側エッジであれば差し引かれる。

【０１０２】 相対スケール処理は座標を調整するために形状部のそれぞれの座標に同じスケ
ールファクタを掛算することが含まれる。

【０１０３】 各要素のデータは次のようにスケール処理される。 方形： 下方-左（Ｘ）*スケール 下方-左（Ｙ）*スケール 上方-右（Ｘ）*スケール 上方-右（Ｙ）*スケール 多角形： 座標（Ｘ）*スケール 座標（Ｙ）*スケール 通路： 座標（Ｘ）*スケール 座標（Ｙ）*スケール 幅*スケール

【０１０４】 この技術は形状部のサイズを再変更するが回路の残りの形状部との相対ポジショ
ンもオフセットされる。オリジナルポジションに戻すため、各形状部の中心が計
算され、新形状部は旧形状部の中央ポジションに戻される。中心は形状部の方形
凸状外縁の中央をとることで定義される。

【０１０５】 第７ステップはＣＭＯＳトランジスタのサイジングステップである。トランジ
スタを構成する形状部は総合スケール処理時にレイアウトの他の形状部と共にサ
イジングされる。さらなるサイジングはそれらの層がトランジスタの一部である
場合に（すなわち、拡散層またはポリシリコン層）、個々の層がスケール処理さ
れる際に行われる。しかし、トランジスタは回路タイミングやドライブ性能のご
とき他の要素に関して対処するためにスケール処理を必要とするであろう。この
トランジスタスケール処理プロセスは図８と図９に関する説明で解説されている
。さらに、レジスタとキャパシタも図２３と図２４の説明の詳述するように調整
される。

【０１０６】 第８ステップ７７ではコンタクトが更改される。このプロセスは図１５の説明
で詳細に解説した。

【０１０７】 第９ステップ７８は層の追加及び/又は削減ステップである。異なる製造技術
ではチップの構成層数が異なるであろう。この例にはインプラントと凹部層があ
る。

【０１０８】 これら新層は現存層の周囲に提供される。これは定義層の各形状部をコピーし
、オーバーサイズ処理し、新層に移すことで達成される。もしデザインルール内
で特定の最小距離以下であることが発見されたらこの新層の形状部間のギャップ
は同じ材料で充填すべきである。

【０１０９】 もし旧レイアウトが新製造プロセスで不要な形状部を含んでいれば、それぞれ
の形状部をデータベースから消去することができる。

【０１１０】 第１０ステップ７９ではデザインがチェックされる。ミグレーションプロセス
が完了するとデザインは標準レイアウト確認法でチェックできる。これらはデザ
インルールチェッキング（ＤＲＣ）とレイアウト対図チェック（ＬＶＳ）を含む
。新旧のレイアウト（ＬＶＬ）間の比較を実行することも有用である。これら全
てのチェック技術は電子産業では標準技術であり、このチェックソフトウェアは
様々な販売者から入手できる。

【０１１１】 トランジスタはそれらを構築するのに使用される形状部の寸法を変更すること
で調整される。これは双極（ＮＰＮとＰＮＰ）デバイスとＭＯＳ（フィールド効
果）デバイスで行われる。双極トランジスタは単独コンポーネントであるが、Ｍ
ＯＳデバイスは回路のスペースを節約するためにしばしば組み合わされる。双極
デバイスのスケール計算はそのデバイスを構成するルールによって統治される。
それには最小幅、スペース、オーバーラップ及び収容部が含まれる。

【０１１２】 新旧デザインルール仕様のこれらルールの比率はスケール計算で考慮されなけ
ればならない。ＣＭＯＳトランジスタのサイズはポリシリコン層と拡散層の重な
る共通領域によって定義される。このオーバーラップの幅と長さはトランンジス
タの値を定義し、これら２つの形状部のエッジの調整はその値を変更する。

【０１１３】 この層スケールプロセスを図２１を使用してさらに詳細に解説する。新デザイ
ンルールの仕様に従うためには個々の層が総合的なスケール処理後にスケールア
ップあるいはスケールダウンされなければならない。これでそのデータが新製造
プロセスの要求に応え、金属接続層は最小幅に減少されて回路のキャパシタンス
を減少させる。層スケール処理はインターコネクション層及びＣＭＯＳトランジ
スタを提供する拡散層とポリシリコン層に適用されるであろう。

【０１１４】 最初のステップはオリジナルデータをとり（８１）、スケール処理ファクタを
計算（８２）することである。各層のスケールファクタは総合スケールファクタ
が適用された後に計算され、絶対値として、あるいは百分率で適用できる。これ
らは次のように計算される。

【０１１５】 絶対値： （ （旧層幅 * 全般スケール）−新層幅 ） ／ ２ 百分率値： 新層幅 ／ （ 旧層幅 * 総合スケール ） 導かれたサイジング値は形状部のそれぞれの側部から求められる。よってその
値を２で割る必要がある。

【０１１６】 特定の形状部のサイズのみを変更し、他をそのままにしておくことが必要であ
ろう。この例には総合インターコネクト形状部と同じ層上の幅広パワー供給金属
が含まれる。この場合、所定の値よりも狭い形状部のみがアンダーサイズ処理ま
たはオーバーサイズ処理される。このプロセスはスケール処理が必要な形状部を
選択し（８３）、その選択にスケールファクタを適用する（８４）ステップを含
んでいる。

【０１１７】 １層上の多角形状部がアンダーサイズ処理されるとき、それら形状部は互いか
ら引き離されて回路の通電性を破壊する。回路をサイジング後にも機能させるに
はこのことを阻止しなければならない。この問題は形状部が置かれる箇所によっ
て大きく左右されるので、もしその形状部が他の形状部に対して異なるレベルの
回路階層で取り付けられているならさらに複雑となる。もし問題の形状部がオー
バーサイズ処理されるなら、それらは処理後に互いにオーバーラップしており、
この問題は発生しない。このプロセスはアンダーサイズ処理された形状部の選択
ステップ（８５）と、接続を維持する（８６）ために必要な形状部からの選択ス
テップを含む。

【０１１８】 セル内の全形状部を接続状態に維持する１つの方法はサイジング処理前にそれ
ら形状部を統合することである。すなわち、非接続形状部を独立させず、サイジ
ングプロセスで引き離されないようにすることである。

【０１１９】 階層の異なるレベルでの形状部間の接続は、データ層のアンダーサイジング処
理前に臨時層にオリジナル形状部をコピーすることで維持される。それぞれのサ
ブセルのデータはアンダーサイズされ、オリジナルアウトラインは維持される。
セル内の層データがサブセル内の臨時層に触れるとき、その接続をブール演算の
数列を使用して維持し、接続形状部を選択し（８７）、トップセルとサブセル間
のギャップを充填させ（８８）、通電性を維持させる。

【０１２０】 サイズ値と接続情報が定義されると、形状部は絶対値（８９）または百分率（
９０）でサイジングされ、続いて形状部が必要に応じてオフセットされる（９１
）。

【０１２１】 層サイジングのために有益な後処理機能には、再サイジングプログラムで発生
する層上のそれぞれの形状部の小型ノッチ及びバンプの除去（９２）が関与する
。これらは除去されなければならない。なぜならそれらはデザインルールチェッ
クステージでエラーを発生させるからである。

【０１２２】 ノードプロパティでの旧デザイン値の保存方法を図２２a、図２２b、図２２c
を利用して説明する。集積回路のレイアウトを改造する前に、改造プロセスを通
じて参照する目的にて何らかの方法で現行レイアウトに関する情報を保存するこ
とは有益である。保存すべき情報とはトランジスタの幅及び長さや、レジスタ及
びキャパシタの値のごとき回路を構成するコンポーネントのサイズ等である。デ
ザインの改造に先立ってこの情報を保存することで、その後の改造プロセスはそ
のデータがスケールプロセスでどのように影響を受けたかに関係なくそれらの値
を当初値に対してチェックできる。

【０１２３】 このデータを保存する１つの方法は、それをＡＳＣＩＩファイルに保存して参
照用に使用することであるが、これはレイアウトを含んだデータベースから分離
される不利益を含み、各コンポーネントの位置の詳細な情報を必要とし、極端に
冗長になる。

【０１２４】 さらに良い方法はそれぞれのコンポーネントを有した情報を回路に保存するこ
とである。これらコンポーネントのインテロゲーションはオリジナル回路から導
かれた情報をコンポーネントの新値との比較のために戻すであろう。例えば、こ
のシステムは単純なノード対象を個々のコンポーネントの情報を運ぶデータベー
スに加えるであろう。これらノードはスケール処理では影響を受けず、プロパテ
ィとして関連情報を運搬することができる。

【０１２５】 例えば、図２２a、図２２b、図２２cはオリジナルＷ/Ｌ値を含んだＣＭＯＳト
ランジスタの上に置かれたノードと、そのタイプ、寸法及び値を含んだレジスタ
の上に置かれたノードと、そのタイプ、寸法及び値を含んだキャパシタの上に置
かれたノードとをそれぞれ図示している。

【０１２６】 レジスタ計算を図２３を使用して詳細に解説する。レジスタは半導体材料を２
つのノード間に置くことで製造される。レジスタの値を定義する２要素は必要な
抵抗と電流である。

【０１２７】 レジスタの抵抗値は幅Ｗと長さＬとの比と使用材料のシート抵抗値に関係する
。図２４の例ではレジスタは次の値を有している。

【０１２８】 Ｐ-拡散レジスタ 抵抗 ＝１００オーム/平方 電流強度＝１００μＡ/平方 値＝８.５平方＠１００オーム/平方＝８５０オーム 電流＝０.５平方*１００μＡ/平方＝５０μＡ スケールファクタをレジスタに適用するとき、新レジスタに同じ値を得るには
旧新レジスタ材料のシート抵抗値と電流強度との比を考慮しなければならない。
レジスタの幅と長さの両方は同様に影響を受けるので、レジスタのスケール処理
は平方の同一数をもたらし、同一値を提供する。しかし、新プロセスのシート抵
抗値は異なるであろう。このことはその値を計算する際に考慮しなければならな
い。このことは次の等式で達成される。

【０１２９】 新平方値＝（旧抵抗値/新抵抗値）*旧平方値 スケール処理された後のレヒスタの幅もレジスタが運搬できる最大電流に影響
を及ぼすであろう。関与する電流はレジスタ周囲の回路によって決定され、その
値は回路を調べることでのみ得られる。レジスタ幅が強い電流を流すために増加
される場合には同じ抵抗値を維持するために長さが等しいファクタでスケール処
理されなければならない。

【０１３０】 キャパシタ計算を図２４aと図２４bを利用して詳細に説明する。集積回路内の
キャパシタは導体あるいは半導体材料９５、９６のシートを第３材料９７を挟ん
で重ね、誘電体を製造することで提供される。使用する層のタイプはそれぞれの
製造プロセスのデザインルールで定義されており、このデザインルールは平方あ
たりのファラッド数としてキャパシタ値を特定する。ファラッドは大きな単位な
ので通常はピコファラッドあるいはフェントファラッドを使用する。

【０１３１】 キャパシタの値は次のように表される。

【０１３２】 幅*長さ*ｎＦ/単位面積 キャパシタの値はほとんど表面積で定義されるのでキャパシタのスケール処理
はこの値を常に変更させる。その場合にはキャパシタの値を維持するためにキャ
パシタの寸法をスケールプロセス終了後に調整することが必要であろう。

【図面の簡単な説明】

【図１】 回路の構築ブロックが、さらに大きなブロック内に配置され、さら
に大きなブロック内に再配置されている回路階層を図示する。

【図２】 可変ルール例であり、形状体はセットされた距離や幅以上でなけれ
ばならない。

【図３】 固定形状体値例であり、形状体寸法は定義値と等しくなければなら
ない。

【図４】 インターコネクトスペースを図示する。

【図５】 バイア形状体とアレイを図示する。

【図６a】 ＣＭＯＳトランジスタ形状体を図示する。

【図６b】 ＣＭＯＳトランジスタ形状体を図示する。

【図６c】 横方向トランジスタのスペース考察を図示する。

【図７a】 総合スケール処理を図示する。

【図７b】 総合スケール処理を図示する。

【図８】 ＣＭＯＳトランジスタ定義とトランジスタエッジ調整とを図示する
。

【図９】 １体の拡散形状体に形成された複数のトランジスタのゲート幅の調
整を図示する。

【図１０ａ】 層シュリンクブレーキング接続性を図示する。

【図１０ｂ】 層シュリンクブレーキング接続性を図示する。

【図１０ｃ】 層シュリンクブレーキング接続性を図示する。

【図１０ｄ】 層シュリンクブレーキング接続性を図示する。

【図１１】 接続性を具えた階層シュリンクを図示する。

【図１２】 形状体幅による層サイジングを図示する。

【図１３】 トランジスタのエッジ調整を図示する。

【図１４ａ】 図１４ａと図１４bは回路のコンポーネントを接続するための
コンタクトとバイアの使用を図示する。

【図１４ｂ】 図１４ａと図１４bは回路のコンポーネントを接続するための
コンタクトとバイアの使用を図示する。

【図１５ａ】 図１５ａと図１５ｂはコンタクト取り外し及び交換を図示する
。

【図１５ｂ】 図１５ａと図１５ｂコンタクト取り外し及び交換を図示する。

【図１６】 層オーバーラップを図示する。

【図１７ａ】 図１７ａと図１７ｂは旧拡散層周囲に定義された新凹部を図示
する。

【図１７ｂ】 図１７ａと図１７ｂは旧拡散層周囲に定義された新凹部を図示
する。

【図１８ａ】 図１８ａと図１８ｂは層間の移動ルートデータを図示する。

【図１８ｂ】 図１８ａと図１８ｂは層間の移動ルートデータを図示する。

【図１９ａ】 図１９ａと図１９ｂは旧バイアの新バイアとの交換を図示する
。

【図１９ｂ】 図１９ａと図１９ｂは旧バイアの新バイアとの交換を図示する
。

【図２０】 フロー図の形態によるミグレーションプロセスのステップを図示
する。

【図２１】 フロー図としての層サイジングのステップを図示する。

【図２２a】 図２２aと図２２と図２２c はbトランジスタ、レジスタ及びキ
ャパシタ上に配置されたノードを図示する。

【図２２b】 図２２aと図２２と図２２c はトランジスタ、レジスタ及びキャ
パシタ上に配置されたノードを図示する。

【図２２c】 図２２aと図２２と図２２c はトランジスタ、レジスタ及びキャ
パシタ上に配置されたノードを図示する。

【図２３】 レジスタ用のサイズ計算を図示する。

【図２４a】 図２４aと図２４bはキャパシタ用のサイズ計算を図示する。

【図２４b】 図２４aと図２４bはキャパシタ用のサイズ計算を図示する。

【手続補正書】特許協力条約第３４条補正の翻訳文提出書

【提出日】平成１３年９月２１日（２００１．９．２１）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正の内容】

【特許請求の範囲】

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ， ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ，ＡＴ， ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＢＺ，Ｃ Ａ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ ，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ， ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，Ｋ Ｅ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ， ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，Ｒ Ｕ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ， ＹＵ，ＺＡ，ＺＷ

Claims (17)

【特許請求の範囲】
1. 【請求項１】 集積回路の改造方法であって、 スケールファクタを選択するステップと、 該スケールファクタに従って集積回路をスケール処理するステップと、 機能性とデザインルール適合性とを提供するために該回路を調整するステッ
   プと、 を含んでいることを特徴とする方法。
2. 【請求項２】 スケールファクタは複数の所定スケール比を計算し、該所定の
   スケール比以上のスケールファクタを選択することで選択されることを特徴とす
   る請求項１記載の方法。
3. 【請求項３】 所定のスケール比はインターコネクトスケール比と、バイアサ
   イズ比と、電気コンポーネント形状体比とを含んでいることを特徴とする請求項
   ２記載の方法。
4. 【請求項４】 スケールファクタは所定のスケール比の最大値から次の全グリ
   ッドポイントまでラウンド処理することで選択されることを特徴とする請求項２
   または３に記載の方法。
5. 【請求項５】 スケールファクタに基いて回路をスケール処理するステップは
   、回路形状体の座標に該スケールファクタを掛算するステップを含んでいること
   を特徴とする請求項１から４のいずれかに記載の方法。
6. 【請求項６】 機能性とデザインルール適合性とを提供するための調整ステッ
   プは階層スケール処理プロセスを含んでいることを特徴とする請求項１から５の
   いずれかに記載の方法。
7. 【請求項７】 階層スケール処理プロセスは所定層スケールファクタに基いて
   層のコンポーネントをスケール処理するステップを含んでいることを特徴とする
   請求項６記載の方法。
8. 【請求項８】 階層スケール処理プロセスはコンポーネントのスケール処理ステ
   ップを含んでおり、該コンポーネントの接続性を維持することを特徴とする請求
   項７記載の方法。
9. 【請求項９】 階層スケール処理プロセスは所定の幅基準に適合するコンポー
   ネントを識別するステップと該基準に適合しないコンポーネントのみをスケール
   処理するステップとを含んでいることを特徴とする請求項７または８に記載の方
   法。
10. 【請求項１０】 機能性とデザインルール適合性とを提供する調整ステップは
    トランジスタエッジ調整プロセスを含んでいることを特徴とする請求項１から９
    のいずれかに記載の方法。
11. 【請求項１１】 トランジスタエッジ調整ステップはポリシリコン層の幅及び
    /又は拡散層の長さの調整ステップを含んでいることを特徴とする請求項１０記
    載の方法。
12. 【請求項１２】 コンタクトとバイアを更改するステップを含んでいることを
    特徴とする請求項１から１１のいずれかに記載の方法。
13. 【請求項１３】 コンタクトとバイアの更改ステップは現存コンタクトとバイ
    アを除去して新コンタクトとバイアで置換するステップを含んでいることを特徴
    とする請求項１２記載の方法。
14. 【請求項１４】 層の追加及び/又は削減ステップを含んでいることを特徴と
    する請求項１から１３のいずれかに記載の方法。
15. 【請求項１５】 レイアウト確認プロセスを使用して回路をチェックするステ
    ップを含んでいることを特徴とする請求項１から１４のいずれかに記載の方法。
16. 【請求項１６】 回路データを分析及び改造する予備ステップを含んでいるこ
    とを特徴とする請求項１から１５のいずれかに記載の方法。
17. 【請求項１７】 回路のデバイスにデザインパラメータを含んだノードを追加
    するステップを含んでいることを特徴とする請求項１から１６のいずれかに記載
    の方法。