JPS61283143A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し１％にマスタースライス
型の半導体集積回路に関する。

〔従来の技術〕

従来、マスタースライス型の半導体集積回路の製造にお
いては、まず、チップ内にトランジスタ及び抵抗等の複
数個の素子からなるセルをプレイ状に配列し九構造を有
する半導体基板（通常マスＮ／ タスライスと称する）を一括して処理可能な工程（通常
マスタ工程と称する）迄終了した形で準備しておく。次
に、配線工程においては、アルミニーラム等の金属配線
を用いて、１個以上のセルの複数個の素子を相互に結線
し回路ブロックを構成するとともに、回路ブロック間の
結線を行うことによシ所望の機能を有する大規模集積回
路（以下ＬＳＩと記す）群を派生させるという方法が採
用されていた。

この方法をとることによシ、個々のＬＳＩ品種の設計及
び製造に要する手間及び時間は、個々の品種に固有のレ
イアウトパターンを用いる配線工程に係わる部分のみが
必要とされ、初期工程段階から個々の品種に専用の基板
を設計する場合に比較し大幅に低減される６以上説明し
九マスタスライスにおいて、ＬＳＩ品種の開発期間をよ
シ短縮するためには、配線工程パターンの設計を省力化
する必要がある。その目的で、近年、回路ブロックの配
置及び回路ブロック間の配線設計を自動化することが、
また更に回路ブロック内の配線設計に関しても簡略化の
工夫、延いては自動化することが一般化している。

上記＝へＸライ−の配線工程設計の簡略化。

自動化を可能とするチップレイアウト構造について図面
を用いて説明する。

第３図は従来のｉスタースライス方式の半導体チップの
一例のレイアウト図である。

チップ１はパッド及び入出力回路セル等が置かれる周辺
領域２と内部セルアレイ領域３によシ構成される。内部
セルアレイ領域３には複数個のトランジスタ及び抵抗か
らなる内部セル４がＸ方向に配列された内部セル列５に
よシ構成される。内部セル列５の間には内部セル間配線
領域６が設けられている０通常内部セル配列のＸ方向（
横方向）ピッチ、ｙ方向（縦方向）ピッチは自動設計等
を考慮して各々−律に定められる。

以上説明したマスク基板レイアウト構造上に用いられる
各ＬＳＩ品種個有の配線工程パターンに関し、２層配線
層を用いた場合について、第４図を用いて説明する。

第４図は従来のバイポーラＥＣＬ回路マスタースライス
の一つの内部セルを中心とした内部セルアレイ部繰返し
単位の一例のレイアウト図である。

−これら内部セルにおいては、各トランジスタ１゜及び
抵抗１１の配置は勿論のこと、各トランジスタ、抵抗の
コンタクト１２、及びコンタクトを覆う電極用１層配線
パターン１３もマス〉〈２イスの設計段階で、ＬＳＩ品
種の違いに関シなく、−律に設計されている。この内部
セルを複数個用いて各セル内の素子の電極間を相互に結
線して回路ブロック（以降単にブロックと称する）を構
成する。素子間の結線は主として内部セル内の素子間配
線領域１４上に配置される１層配線を用いるが、１層配
線のみでは不足の場合及びｙ方向に隣接する複数個のセ
ルを用いてブロックを構成する場合には２層配Ｉ！も用
いられる。各ブロック内には後のブロック間結線に備え
てブロック端子位置が適宜定義される。次に、複数種類
、複数個のブロックが内部セルアレイ上に配置され、ブ
ロック端子間が相互に結線されることによシ個々のＬＳ
Ｉ品種が完成する。

ブロック間の結線には、内部セル間配線領域６内をＸ方
向に走る１層配線とセル列を縦貫してｙ方向に走る２、
１！配線を用いて行なわれる。通常ブロック間配線の自
動設計に備え、１層ブロック間Ｘ方向配線の配置可能通
路（以下トラックと称する）１５及び２層ブロック間ｙ
方向配線トラック１６が設定される。更に、ブロック設
計の簡略化延いては自動化に備えて、１層のブロック構
成用（以降ブロック内と略称する）Ｘ方向配線トラック
１７．１層ブロック内ｙ方向配線トラック１８が設定さ
れる。２層ブロック内配線については。

２層ブロック間ｙ方向配線トラック１６が用いられるこ
とになる。

〔発明が解決しようとする問題点〕

第３図及び第４図に示した従来のマスタースライス内部
セル構造においては、通常、同一方向の配線トラックは
、ブロック内配線トラック、ブロック間配線トラックを
問わず一律に同じピッチで設定される。従って、配線ト
ラックピッチに関して、各配線層についての設計ルール
が許容する最小の値になっていない場合が多い、これを
第４図に示したセルレイアウトの例を用いて説明する。

第１層配線として０．７μｍ厚程度のＡ／配線を用いた
場合、今日のリソグラフィー技術が許容する最小配線ピ
ッチは５〜７μｍとなる。一方、トランジスタ等の素子
電極の配置ピッチは拡散パターンの設計ルール等の配線
設計ルール以外の要素が関り、８μｍ程度とる必要が生
じる。　従って、第４図において、第１層Ｘ方向ブロッ
ク内配線）７ツク１７は８μｍのピッチに設定され、同
一方向の配線トラックを同一ピッチに設定する関係上、
第１層Ｘ方向ブロック間配線トラック１５も８μｍのピ
ッチとなっている。同様にｙ方向配線トラックに関し、
第２層配線として１．５μｍ厚程度の、Ａ／配線を用い
た場合、許容最小配線ピッチは１２μｍ程度となる為に
、２層ブロック間ｙ方向配線トラック１６のみならず１
層ブロック内ｙ方向配線トラック１８の配置ピッチも１
２μｍとなる。従って、上記従来の配線トラックの構造
は内部セル面積及び内部セル配置ピッチを増大させる為
にチップサイズの増大を招き、特にそれは大規模マスタ
ースライスにおいては許容し難い程度となる。

本発明の目的は上述の従来のレイアウト構造の配線設計
の容易さを損なわず、且つチップ面積をＮ〆 、縮小するマスタスライス方式の半導体集積回路を提供
することにある。

〔問題点を解決するための手段〕

本発明の半導体集積回路は、複数個の素子からなるセル
が互いに直交する２方向に複数個行列状に配置されたセ
ルアレイを有し、１層以上の配線層により１個以上の該
セル内の複数個の素子間を結線し回路ブロックを構成す
るとともに１個以上の前記回路ブロック間を結線し相異
なる機能を有する集積回路群を派生させることから々る
マスタースライス型の半導体集積回路において、前記１
層以上の配線層に属する１方向以上に配置されている回
路ブロック構成用配線の配置ピッチと前記回路ブロック
構成用配線と同方向に配置されている少くとも１層以上
の配線層に属する回路ブロック間配線の配置ピッチが相
異ならしめることによシ構成される。

〔実施例〕

−次に、本発明の実施例について図面を用いて説明する
。

第１図は本発明の第１の実施例のレイアウト図である。

この実施例は、第４図に示した従来例と同様に、ＥＣＬ
型マスタースライスに本発明を適用した例であり、第１
図には、内部セルアレイ部繰返し単位７ａのレイアウト
を示している。即ち、本実施例においては、第１層ブロ
ック内ｙ方向配線トラック１８と２層ブロック間ｙ方向
配線トラック１６に本発明が応用されている。

１層ブロック内ｙ方向配線トラック１８及び２層ブロッ
ク間ｙ方向配線トラック１６の各々の配置ピッチを各々
の配線層に関するレイアウト設計ルールが許容する相異
なるピッチに設定している。

第４図の従来例で示したのと同様の配線層を用いた場合
、１層配線として６μｍ以上の配線ピッチが、２層配線
として１２μｍ以上の配線ピッチが許容される。従って
１本実施例においては、１層ブロック内ｙ方向配線トラ
ック１８のＸ方向配置ピッチを８μｍ、　２層ブロック
間ｙ方向配線トラック１６のＸ方向配置ピッチを１２μ
ｍに設定している。１層ブロック内Ｘ方向配線トラック
１７のｙ方向配置ピッチを第４図の従来例と同様に８μ
ｍとした場合、１層ブロック内配線のデータ位置は全て
Ｘ方向８一 位置く配置されることになる。また、第１層ブロック内
ｙ方向配線トラック１８と第２層ブロック間ｙ方向配線
トラック１６は各々のピッチの最小公倍数２４μｍ毎に
一致するよう配置され、且つブロック端子はこの一致す
る配線トラック上に配置されることが好ましい。

以上第１図を用いて説明した配線トラックの配置構造を
用いることにより、ブロック内配線及びブロック端子が
予め設定されたブロック設計用格子点位置に置かれ、且
つ、ブロック端子はブロック間配線トラック上にも置か
れることになり、自動設計等を考慮したブロック設計上
及びブロック間配線設計上の容易性を損うことなく、ブ
ロック内ｙ方向配線トラック１８を密に設定することが
可能となる。その結果、従来に比較して同数の１層ブロ
ック内ｙ方向配線トラックを確保しつつ、セル寸法を縮
小することが出来る。

第２図は本発明の第２の実施例のレイアウト図である。

この実施例も、第１の実施例と同様に、ＥＣＬ型マスタ
ースライスに本発明を適用した例であり、第１層ブロッ
ク内Ｘ方向配線トラック１７と第１層ブロック間Ｘ方向
配線トラック１５に本発明が適用されている。即ち、第
１層ブロック内Ｘ方向配線トラック１７のＸ方向ピッチ
と第１４ブロツク間Ｘ方向配線トラック１５のＸ方向ピ
ッチを違えている。第１層ブロック内Ｘ方向配線トラッ
ク１７のＸ方向ピッチは、トランジスタ等素子の第１層
配線電極の設計ルールが許容する最小のピッチ、例えば
第４図の従来例と同様の８μｍが選はれる。一方、第１
層ブロック間Ｘ方向配線トラック１５のＸ方向ピッチは
素子等に影響されることなく、今日のフ中トリノグラフ
イー技術が許容する最小のピッチ、例えば６μｍが選ば
れる。ｔた、第１層ブロック間ｙ方向配線トラック１８
のＸ方向ピッチは、例えば第１の実施例で示したと同様
に、８μｍに設定する。更に、好ましくは、内部セルの
ｙ方向配置ピッチを第１層ブロック内Ｘ方向配線ト２ツ
ク１７のＸ方向ピッチの倍数にすることによシ、ｌセル
のみならず複数個、特にｙ方向に２個以上隣接し九セル
群によって構成される大規模回路ブロックの設計におい
てもｌセル構成された回路ブロックと同様にＸ方向８μ
ｍピッチ、ｙ方向８μｍピッチのブロック設計用格子点
上に設計データを配置出来るようセする。具体的には、
本実施例においては、内部セルのＸ方向ピッチを、第１
層ブロック内Ｘ方向配線トラック１７のＸ方向ピッチ８
μｍの倍数の９６μｍに設定している。

従って、例えば、下側セルの左下のブロック設計用格子
点をブロック設計用原点１９に選んだ場合、セル間に存
在する１層ブロック間Ｘ方向配線のＸ方向ピッチが６μ
ｍであるＫも関らず、下側セル、上側セルを含めて全ブ
ロック設計用格子点がＸ方向８μｍ％ｙ方向８μｍの一
律のピッチ上に配置されることになシ、２セル一括して
のブロック設計に際しても設計簡略化延いては自動化が
可能となる。一方、１層ブロック間Ｘ方向配線トラック
１５のＸ方向ピッチは６μｍに縮小されている為に、第
４図の従来例と比較して、同数の１層ブロック間Ｘ方向
配線トラック数を確保しつつ、内部セルのＸ方向ピッチ
、延いてはチップサイズを縮小することが可能となる。

上記実施例では、バイポーラＥＣＬ型のマスタースライ
スで二層配線を用いる例について説明したが、本発明は
ＣＭＯ８ｆｌ１等の他の型にも適用でき、″！九三層以
上の配線層を有するものについても適用できることは勿
論である。

〔発明の効果〕

以上説明したように、本発明は、マスタースライスにお
いて、回路ブロック構成用の配線トラックの配置ピッチ
と、同方向に配置される回路ブロック間配線トラックの
配置ピッチを、各々に関して設計ルールが許容する相異
なる寸法に設定するようにしたので１回路ブロック設計
及び回路ブロック間設計に関する簡略化及び自動化の容
易性を損うことなく、内部セル配置ピッチ、延いてはチ
ップ寸法を縮小した半導体集積回路が得られるという効
果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例のレイアウト図、第２図
は本発明の第２の実施例のレイアウト図、第３図は従来
のマスメース２イス方式の半導体チップの一例のレイア
ウト図、第４図は従来のバイポーラＥＣＬ回路マスター
スライスの一つの内部セルを中心として内部セルアレイ
部繰返し単位の一例のレイアウト図である。 ｌ・・・・・・チップ、２・・・・・・周辺領域、３・
・・・・・内部セルアレイ領域、４・・・・・・内部セ
ル、５・・・・・・セル列、６・・・・・・配線領域、
７ａ、７ｂ・・・・・・内部セルアレイ部繰返し単位、
１０・・・・・・トランジスタ、１１・・・・・・抵抗
、１２・・・・・・コンタクト、１３・・・・・・電極
用１層配線パターン、１４・・・・・・セル内素子間配
線領域、１５・・・・・・１層ブロック間Ｘ方向配線ト
ラック、−１６・・・・・・２層ブロック間ｙ方向配線
トラック、１７・・・・・・１層ブロック内Ｘ方向配線
トラック、１８・・・・・・１層ブロック内ｙ方向配線
トラック、１９・・・・・・ブロック設計用原点。 茅１記

Claims (1)

【特許請求の範囲】
1. １、複数個の素子からなるセルが互いに直交する２方向
   に複数個行列状に配置されたセルアレイを有し、１層以
   上の配線層により１個以上の該セル内の複数個の素子間
   を結線し回路ブロックを構成するとともに１個以上の前
   記回路ブロック間を結線し相異なる機能を有する集積回
   路群を派生させることからなるマスタースライス型の半
   導体集積回路において、前記１層以上の配線層に属する
   １方向以上に配置されている回路ブロック構成用配線の
   配置ピッチと前記回路ブロック構成用配線と同方向に配
   置されている少くとも１層以上の配線層に属する回路ブ
   ロック間配線の配置ピッチが相異なることを特徴とする
   半導体集積回路。