JPH0318043A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPH0318043A JPH0318043A JP1151911A JP15191189A JPH0318043A JP H0318043 A JPH0318043 A JP H0318043A JP 1151911 A JP1151911 A JP 1151911A JP 15191189 A JP15191189 A JP 15191189A JP H0318043 A JPH0318043 A JP H0318043A
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- 239000004065 semiconductor Substances 0.000 title claims description 7
- 238000004519 manufacturing process Methods 0.000 title claims description 3
- 238000010586 diagram Methods 0.000 claims abstract description 18
- 239000003990 capacitor Substances 0.000 claims abstract description 3
- 238000000034 method Methods 0.000 claims 1
- 238000007796 conventional method Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 239000000284 extract Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、電算機を用いて設計を行う半導体集積回路の
製造方法に関するものである。
製造方法に関するものである。
従来の技術
近年、半導体集積回路は、大規模化の一途をたどり電算
機による自動設計の要求が高まっている。以下に従来の
マスクレイアウト自動設計について説明する。第３図は
、回路図である。第３図において、５，６，１２，１３
，１４．１５は抵抗．７，８，９，１０，１１は、トラ
ンジスタ、１６は正電源，１７は負電源を示している。
機による自動設計の要求が高まっている。以下に従来の
マスクレイアウト自動設計について説明する。第３図は
、回路図である。第３図において、５，６，１２，１３
，１４．１５は抵抗．７，８，９，１０，１１は、トラ
ンジスタ、１６は正電源，１７は負電源を示している。
第４図は，第３図の回路図に対応する従来の方法で作成
したマスクレイアウト図である。第４図において、１８
，１９．２５，２６．２７．２８は抵抗、２０．２１，
２２．２３．２４はトランジスタである。従来の方法で
は、第３図に示すような回路図中の各素子の相対的位置
関係を電算機によって抽出し、それをマスクレイアウト
上に再現し、第４図のようになっていた。
したマスクレイアウト図である。第４図において、１８
，１９．２５，２６．２７．２８は抵抗、２０．２１，
２２．２３．２４はトランジスタである。従来の方法で
は、第３図に示すような回路図中の各素子の相対的位置
関係を電算機によって抽出し、それをマスクレイアウト
上に再現し、第４図のようになっていた。
発明が解決しようとする課題
上記従来のマスクレイアウトでは、各素子間のすき間（
デッドスペース）が多くなる傾向があった。特に、バイ
ボーラ半導体集積回路では、素子間同士に素子間の分離
拡散層を必要とし、これがデッドスペースを一層大きな
ものとし，ひいては、チップサイズを大きくしてしまう
という問題点を有していた。
デッドスペース）が多くなる傾向があった。特に、バイ
ボーラ半導体集積回路では、素子間同士に素子間の分離
拡散層を必要とし、これがデッドスペースを一層大きな
ものとし，ひいては、チップサイズを大きくしてしまう
という問題点を有していた。
本発明は、上記従来の課題を解決するもので、電算機に
よるマスクレイアウト自動設計において、マスクレイア
ウト上の素子の最適配置構成を提供することを目的とす
る。
よるマスクレイアウト自動設計において、マスクレイア
ウト上の素子の最適配置構成を提供することを目的とす
る。
課題を解決するための手段
この目的を達成するために本発明は、いくつかの基本的
な配置パターン〈テンプレート〉を用意し、その中から
回路上の素子同士の位置関係に最も近いテンプレートを
選び、素子の配置を行う構成を有している。
な配置パターン〈テンプレート〉を用意し、その中から
回路上の素子同士の位置関係に最も近いテンプレートを
選び、素子の配置を行う構成を有している。
作用
この構戒によって、抵抗、トランジスタ、容量を同類素
子でまとめて合理的に配置できる。また、分離拡散層に
よるデッドスペースが減少し、チップ面積を最少にする
ことができる。
子でまとめて合理的に配置できる。また、分離拡散層に
よるデッドスペースが減少し、チップ面積を最少にする
ことができる。
実施例
第１図は，本発明の一実施例におけるテンプレートであ
る。１は正電源側抵抗のプレート、２はトランジスタの
プレート、３は負電源側抵抗のプレートである。第２図
は、本発明の一実施例を示す、マスクレイアウト図で第
４図で対応するものには、同一の番号が付してある。
る。１は正電源側抵抗のプレート、２はトランジスタの
プレート、３は負電源側抵抗のプレートである。第２図
は、本発明の一実施例を示す、マスクレイアウト図で第
４図で対応するものには、同一の番号が付してある。
第３図は、第２図のマスクレイアウト図に対応する回路
図である。
図である。
まず、第３図の素子の位置関係より第１図のテンプレー
トが選択され、第３図より抽出した素子を第１図のテン
プレートに合わせて配置していく。正電源側の抵抗５．
６を正電源側抵抗のプレートｌへ配置する。トランジス
タ７．８，９，１０．１１をトランジスタのプレート２
へ配置する。負電源側の抵抗１２．１３，１４．１５を
負電源側抵抗のプレート３へ配置していく。その後、対
応するマスクレイアウト上の素子に置き換えられ，第２
図に示す、マスクレイアウト図が形成される。第２図の
マスクレイアウト図は、回路図とのイメージにも似かま
っており、同類素子をまとめて配置しているため、分離
拡散層によるデッドスペースも減少し、電算機によるマ
スクレイアウトの自動設計を容易にし、またチップ面積
を最少にする。
トが選択され、第３図より抽出した素子を第１図のテン
プレートに合わせて配置していく。正電源側の抵抗５．
６を正電源側抵抗のプレートｌへ配置する。トランジス
タ７．８，９，１０．１１をトランジスタのプレート２
へ配置する。負電源側の抵抗１２．１３，１４．１５を
負電源側抵抗のプレート３へ配置していく。その後、対
応するマスクレイアウト上の素子に置き換えられ，第２
図に示す、マスクレイアウト図が形成される。第２図の
マスクレイアウト図は、回路図とのイメージにも似かま
っており、同類素子をまとめて配置しているため、分離
拡散層によるデッドスペースも減少し、電算機によるマ
スクレイアウトの自動設計を容易にし、またチップ面積
を最少にする。
発明の効果
以上のように本発明によれば、いくつかの基本配置パタ
ーン（テンプレート〉を用意し、その中から回路図上の
素子同士の位置関係に最も近いテンプレートを選び、素
子を配置することによって、従来の方法におけるマスク
レイアウトより合理的に配置ができ、回路図とのイメー
ジにも近く、また面積を大きく減少させることのできる
優れたマスクレイアウトの自動設計を実現することが可
能である。
ーン（テンプレート〉を用意し、その中から回路図上の
素子同士の位置関係に最も近いテンプレートを選び、素
子を配置することによって、従来の方法におけるマスク
レイアウトより合理的に配置ができ、回路図とのイメー
ジにも近く、また面積を大きく減少させることのできる
優れたマスクレイアウトの自動設計を実現することが可
能である。
第１図は、本発明の一実施例で用いた基本的配置パター
ン（テンプレート）図、第２図は、本発明の一実施例で
形成したマスクレイアウト図、第３図は本発明の一実施
例適用回路に対応する回路図、第４図は、従来の方法に
よるマスクレイアウト図である。 １・・・・・・正電源側抵抗のプレート、２・・・・・
・トランジスタのプレート、３・・・・・・負電源側抵
抗のプレート、４・・・・・・テンプレート、５，６．
１２．１３，１４．１５．１８．１９，２５，２６．２
７，２８，・・・・・・抵抗．７．８．９，１０．２０
，２１，２２，２３．２４・・・・・・トランジスタ、
１６・・・・・・正電源、１７・・・・・・負電源。
ン（テンプレート）図、第２図は、本発明の一実施例で
形成したマスクレイアウト図、第３図は本発明の一実施
例適用回路に対応する回路図、第４図は、従来の方法に
よるマスクレイアウト図である。 １・・・・・・正電源側抵抗のプレート、２・・・・・
・トランジスタのプレート、３・・・・・・負電源側抵
抗のプレート、４・・・・・・テンプレート、５，６．
１２．１３，１４．１５．１８．１９，２５，２６．２
７，２８，・・・・・・抵抗．７．８．９，１０．２０
，２１，２２，２３．２４・・・・・・トランジスタ、
１６・・・・・・正電源、１７・・・・・・負電源。
Claims (1)
- 半導体集積回路の機能ブロック単位のマスクレイアウト
を、複数個の配置位置基本パターン（テンプレート）を
もつトランジスタ群、抵抗群、容量群から、回路図上の
素子同士の位置関係と最も近い前記基本パターンを選び
、それに従って各素子を配置することを特徴とする半導
体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1151911A JP2672655B2 (ja) | 1989-06-14 | 1989-06-14 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1151911A JP2672655B2 (ja) | 1989-06-14 | 1989-06-14 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0318043A true JPH0318043A (ja) | 1991-01-25 |
| JP2672655B2 JP2672655B2 (ja) | 1997-11-05 |
Family
ID=15528891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1151911A Expired - Lifetime JP2672655B2 (ja) | 1989-06-14 | 1989-06-14 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2672655B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7930219B2 (en) | 2001-09-17 | 2011-04-19 | Formfactor, Inc. | Method and system for designing a probe card |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2746762B2 (ja) | 1990-02-01 | 1998-05-06 | 松下電子工業株式会社 | 半導体集積回路のレイアウト方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5591856A (en) * | 1978-12-29 | 1980-07-11 | Ibm | Semiconductor integrated circuit chip structure |
| JPS59211246A (ja) * | 1983-05-17 | 1984-11-30 | Nec Corp | アナログｉｃマスタスライス方式 |
| JPH01132134A (ja) * | 1987-11-18 | 1989-05-24 | Toshiba Corp | 電子回路の配置配線方式 |
-
1989
- 1989-06-14 JP JP1151911A patent/JP2672655B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5591856A (en) * | 1978-12-29 | 1980-07-11 | Ibm | Semiconductor integrated circuit chip structure |
| JPS59211246A (ja) * | 1983-05-17 | 1984-11-30 | Nec Corp | アナログｉｃマスタスライス方式 |
| JPH01132134A (ja) * | 1987-11-18 | 1989-05-24 | Toshiba Corp | 電子回路の配置配線方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7930219B2 (en) | 2001-09-17 | 2011-04-19 | Formfactor, Inc. | Method and system for designing a probe card |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2672655B2 (ja) | 1997-11-05 |
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