JP3243421B2 - マスタスライスの自動レイアウト設計方法 - Google Patents
マスタスライスの自動レイアウト設計方法Info
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- JP3243421B2 JP3243421B2 JP27193696A JP27193696A JP3243421B2 JP 3243421 B2 JP3243421 B2 JP 3243421B2 JP 27193696 A JP27193696 A JP 27193696A JP 27193696 A JP27193696 A JP 27193696A JP 3243421 B2 JP3243421 B2 JP 3243421B2
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Description
【０００１】
【発明の属する技術分野】本発明は、マスタスライス型
の半導体集積回路のレイアウト設計方法に関するもので
ある。
の半導体集積回路のレイアウト設計方法に関するもので
ある。
【０００２】
【従来の技術】近年、半導体集積回路の分野においては
多品種少量生産化が顕著であり、開発製造期間の短縮が
求められている。そこで、半導体基板上にトランジス
タ、抵抗、コンデンサ等の下地素子を予め形成したマス
タ基板を準備しておき、最後の配線のみを違えて行ない
機能の異なる複数の種類の半導体集積回路を実現する、
いわゆるマスタスライス方式が採用されている。マスタ
スライス型の半導体集積回路を設計する際には、マスタ
基板上の下地素子を回路素子に割り当てて配線する、電
算機を用いた自動レイアウト設計が行なわれている。
多品種少量生産化が顕著であり、開発製造期間の短縮が
求められている。そこで、半導体基板上にトランジス
タ、抵抗、コンデンサ等の下地素子を予め形成したマス
タ基板を準備しておき、最後の配線のみを違えて行ない
機能の異なる複数の種類の半導体集積回路を実現する、
いわゆるマスタスライス方式が採用されている。マスタ
スライス型の半導体集積回路を設計する際には、マスタ
基板上の下地素子を回路素子に割り当てて配線する、電
算機を用いた自動レイアウト設計が行なわれている。
【０００３】従来、マスタスライス方式の自動レイアウ
ト設計においては、マスタ基板上のトランジスタエミッ
タサイズ、抵抗値、容量値等を各々いくつか組み合わせ
て複数の下地素子値を準備し、該下地素子値を推奨値と
して設計者に提供していた。設計者は、これらの推奨値
を使用して回路を設計する。
ト設計においては、マスタ基板上のトランジスタエミッ
タサイズ、抵抗値、容量値等を各々いくつか組み合わせ
て複数の下地素子値を準備し、該下地素子値を推奨値と
して設計者に提供していた。設計者は、これらの推奨値
を使用して回路を設計する。
【０００４】以下、図７〜図９を用いて、従来のマスタ
スライスの自動レイアウト設計方法の具体例を説明す
る。
スライスの自動レイアウト設計方法の具体例を説明す
る。
【０００５】図７は、レイアウト設計の対象とする回路
図の一部である。図７において、回路上の抵抗素子１，
２の抵抗値はそれぞれ１２ｋΩ，６ｋΩとなるように設
計されている。３，４は回路上のトランジスタである。
この回路を搭載するマスタ基板として、１ｋΩ，５ｋ
Ω，１０ｋΩの抵抗素子を持ち、推奨値に１２ｋΩ，６
ｋΩの双方を含むマスタ基板を考える。
図の一部である。図７において、回路上の抵抗素子１，
２の抵抗値はそれぞれ１２ｋΩ，６ｋΩとなるように設
計されている。３，４は回路上のトランジスタである。
この回路を搭載するマスタ基板として、１ｋΩ，５ｋ
Ω，１０ｋΩの抵抗素子を持ち、推奨値に１２ｋΩ，６
ｋΩの双方を含むマスタ基板を考える。
【０００６】図８は、素子値に基づいた従来の方法によ
るレイアウト結果を示す。１ｋΩの抵抗素子２１Ａ，２
１Ｂ及び１０ｋΩの抵抗素子２１Ｃを直列に接続して１
２ｋΩの合成抵抗２１を実現し、１ｋΩの抵抗素子２２
Ａ及び５ｋΩの抵抗素子２２Ｂを直列に接続して６ｋΩ
の合成抵抗２２を実現している。コレクタＣ，ベース
Ｂ，エミッタＥを持つトランジスタ２３及び２４をそれ
ぞれ図７のトランジスタ３及び４に、合成抵抗２１及び
２２をそれぞれ図７の抵抗素子１及び２に割り当ててい
る。ところが、図８のレイアウトでは、近接することが
好ましい合成抵抗２１とトランジスタ２３とが離れて存
在する。また、合成抵抗２１及び２２が離れて存在する
ため、両合成抵抗の間に相対精度を確保できない可能性
が高い。
るレイアウト結果を示す。１ｋΩの抵抗素子２１Ａ，２
１Ｂ及び１０ｋΩの抵抗素子２１Ｃを直列に接続して１
２ｋΩの合成抵抗２１を実現し、１ｋΩの抵抗素子２２
Ａ及び５ｋΩの抵抗素子２２Ｂを直列に接続して６ｋΩ
の合成抵抗２２を実現している。コレクタＣ，ベース
Ｂ，エミッタＥを持つトランジスタ２３及び２４をそれ
ぞれ図７のトランジスタ３及び４に、合成抵抗２１及び
２２をそれぞれ図７の抵抗素子１及び２に割り当ててい
る。ところが、図８のレイアウトでは、近接することが
好ましい合成抵抗２１とトランジスタ２３とが離れて存
在する。また、合成抵抗２１及び２２が離れて存在する
ため、両合成抵抗の間に相対精度を確保できない可能性
が高い。
【０００７】図９は、これらの問題を解決するために図
７の回路を変更した回路図を示す。図９によれば、図７
の抵抗素子１を変更した６ｋΩの抵抗素子１Ａ及び１Ｂ
を互いに直列に接続して、抵抗素子１と同じ１２ｋΩの
抵抗値を回路上で作り出している。このことにより、図
９の回路上の抵抗素子１Ａ、１Ｂ及び２は、対応する下
地素子の組合せが同じ「１ｋΩ及び５ｋΩの組合せ」に
なって近接した下地素子が割り当てられるため、相対精
度を確保しながらトランジスタ２３，２４の近くに配置
することが容易になる。
７の回路を変更した回路図を示す。図９によれば、図７
の抵抗素子１を変更した６ｋΩの抵抗素子１Ａ及び１Ｂ
を互いに直列に接続して、抵抗素子１と同じ１２ｋΩの
抵抗値を回路上で作り出している。このことにより、図
９の回路上の抵抗素子１Ａ、１Ｂ及び２は、対応する下
地素子の組合せが同じ「１ｋΩ及び５ｋΩの組合せ」に
なって近接した下地素子が割り当てられるため、相対精
度を確保しながらトランジスタ２３，２４の近くに配置
することが容易になる。
【０００８】
【発明が解決しようとする課題】上記従来の自動レイア
ウト設計方法によると、なおも以下のような問題が発生
する。
ウト設計方法によると、なおも以下のような問題が発生
する。
【０００９】まず、近接したレイアウトの実現及び相対
精度の確保を目的とした上述の回路変更により、設計者
の負担が増大する。特に、通常のアナログＩＣ用回路図
においては、抵抗値、容量値等の素子値は様々な数値を
とることが多く、このような回路素子値を特定のマスタ
基板用に変更しようとすると作業量が膨大になる。
精度の確保を目的とした上述の回路変更により、設計者
の負担が増大する。特に、通常のアナログＩＣ用回路図
においては、抵抗値、容量値等の素子値は様々な数値を
とることが多く、このような回路素子値を特定のマスタ
基板用に変更しようとすると作業量が膨大になる。
【００１０】次に、ある回路素子値を実現するために組
合せ可能な下地素子値に合わせて回路変更しても、下地
素子値の組合せが限られるため、該回路素子値を実現す
るため互いに近接して接続したい回路素子の組合せに対
して、結果的に離れた下地素子が割り当てられて長い配
線長になる恐れがある。
合せ可能な下地素子値に合わせて回路変更しても、下地
素子値の組合せが限られるため、該回路素子値を実現す
るため互いに近接して接続したい回路素子の組合せに対
して、結果的に離れた下地素子が割り当てられて長い配
線長になる恐れがある。
【００１１】更に、回路素子相互の間で相対精度を確保
したい要求がある場合に、該要求を考慮せず下地素子を
レイアウトするため、相対精度の要求を持つ素子グルー
プを近接して配置できるとは限らず、したがって相対精
度を確保できない場合がある。この場合には、相対精度
の要求を満たすようにレイアウトを考慮して、回路変
更、又は試行錯誤的なレイアウト修正をしなければなら
ない。
したい要求がある場合に、該要求を考慮せず下地素子を
レイアウトするため、相対精度の要求を持つ素子グルー
プを近接して配置できるとは限らず、したがって相対精
度を確保できない場合がある。この場合には、相対精度
の要求を満たすようにレイアウトを考慮して、回路変
更、又は試行錯誤的なレイアウト修正をしなければなら
ない。
【００１２】本発明の目的は、回路を変更することな
く、マスタ基板上で近接したレイアウトを実現できて、
かつ要求される素子間に所望の相対精度を確保できるマ
スタスライスの自動レイアウト設計方法を提供すること
にある。
く、マスタ基板上で近接したレイアウトを実現できて、
かつ要求される素子間に所望の相対精度を確保できるマ
スタスライスの自動レイアウト設計方法を提供すること
にある。
【００１３】
【課題を解決するための手段】前記の目的を達成するた
めに、本発明は、マスタスライスの自動レイアウト設計
方法を、マスタ基板全体を複数の分割領域に縦横に分割
して、回路素子に該分割領域内で最適な下地素子を割り
当てる構成とするものである。
めに、本発明は、マスタスライスの自動レイアウト設計
方法を、マスタ基板全体を複数の分割領域に縦横に分割
して、回路素子に該分割領域内で最適な下地素子を割り
当てる構成とするものである。
【００１４】具体的に本発明が講じた解決手段は、同じ
種類の優先下地素子を各々１個含むように前記マスタ基
板全体を複数の分割領域に縦横に分割する第１の工程
と、前記半導体集積回路の回路素子であり優先下地素子
と同じ種類である優先回路素子の各々に優先下地素子を
割り当てる第２の工程と、優先回路素子に接続されるべ
き一般回路素子の各々に、対応する優先下地素子と同じ
分割領域内の一般下地素子の最適な組合せを割り当てる
第３の工程とを備える構成とするものである。
種類の優先下地素子を各々１個含むように前記マスタ基
板全体を複数の分割領域に縦横に分割する第１の工程
と、前記半導体集積回路の回路素子であり優先下地素子
と同じ種類である優先回路素子の各々に優先下地素子を
割り当てる第２の工程と、優先回路素子に接続されるべ
き一般回路素子の各々に、対応する優先下地素子と同じ
分割領域内の一般下地素子の最適な組合せを割り当てる
第３の工程とを備える構成とするものである。
【００１５】上記の構成により、優先下地素子を含む分
割領域内で、一般回路素子の各々に対して一般下地素子
の最適な組合せを割り当てるため、優先下地素子と一般
下地素子とを近接して配置できる。
割領域内で、一般回路素子の各々に対して一般下地素子
の最適な組合せを割り当てるため、優先下地素子と一般
下地素子とを近接して配置できる。
【００１６】
【００１７】
【００１８】
【発明の実施の形態】以下、本発明に係る自動レイアウ
ト設計方法の具体例について、図面を参照しながら説明
する。
ト設計方法の具体例について、図面を参照しながら説明
する。
【００１９】図１は、図７に示す回路を搭載するマスタ
基板の平面図の一部を示すと共に、分割領域３５，３６
に優先下地素子であってコレクタＣ，ベースＢ，エミッ
タＥを持つトランジスタ下地素子３３，３４をそれぞれ
含み、該トランジスタ下地素子３３，３４を図７のトラ
ンジスタ回路素子３，４にそれぞれ割り当て、分割領域
３５，３６がそれぞれ含む合成抵抗３１，３２を図７の
抵抗素子１，２にそれぞれ割り当てた、本発明に係るレ
イアウト設計方法による結果を示す。本具体例では、優
先下地素子であるトランジスタ下地素子を各分割領域に
１個ずつ含むようマスタ基板全体を複数の分割領域に縦
横に分割して、優先回路素子であるトランジスタ回路素
子の各々にトランジスタ下地素子を割り当て、あるトラ
ンジスタ回路素子に接続されるべき一般回路素子の各々
に対し、該トランジスタ回路素子に対応するトランジス
タ下地素子と同じ分割領域内の一般下地素子の最適な組
合せを割り当てるものとする。図１によれば、優先下地
素子であるトランジスタ下地素子３３を含む分割領域３
５の中で、一般下地素子の最適な組合せとして、１ｋΩ
の抵抗素子３１Ａ，５ｋΩの抵抗素子３１Ｄ及び３１
Ｅ，１ｋΩの抵抗素子３１Ｂを直列に接続して、１２ｋ
Ωの合成抵抗３１を実現している。また、同様に、優先
下地素子であるトランジスタ下地素子３４を含む分割領
域３６の中で、一般下地素子の最適な組合せとして、１
ｋΩの抵抗素子３２Ａ及び５ｋΩの抵抗素子３２Ｂを直
列に接続して６ｋΩの合成抵抗３２を実現している。
基板の平面図の一部を示すと共に、分割領域３５，３６
に優先下地素子であってコレクタＣ，ベースＢ，エミッ
タＥを持つトランジスタ下地素子３３，３４をそれぞれ
含み、該トランジスタ下地素子３３，３４を図７のトラ
ンジスタ回路素子３，４にそれぞれ割り当て、分割領域
３５，３６がそれぞれ含む合成抵抗３１，３２を図７の
抵抗素子１，２にそれぞれ割り当てた、本発明に係るレ
イアウト設計方法による結果を示す。本具体例では、優
先下地素子であるトランジスタ下地素子を各分割領域に
１個ずつ含むようマスタ基板全体を複数の分割領域に縦
横に分割して、優先回路素子であるトランジスタ回路素
子の各々にトランジスタ下地素子を割り当て、あるトラ
ンジスタ回路素子に接続されるべき一般回路素子の各々
に対し、該トランジスタ回路素子に対応するトランジス
タ下地素子と同じ分割領域内の一般下地素子の最適な組
合せを割り当てるものとする。図１によれば、優先下地
素子であるトランジスタ下地素子３３を含む分割領域３
５の中で、一般下地素子の最適な組合せとして、１ｋΩ
の抵抗素子３１Ａ，５ｋΩの抵抗素子３１Ｄ及び３１
Ｅ，１ｋΩの抵抗素子３１Ｂを直列に接続して、１２ｋ
Ωの合成抵抗３１を実現している。また、同様に、優先
下地素子であるトランジスタ下地素子３４を含む分割領
域３６の中で、一般下地素子の最適な組合せとして、１
ｋΩの抵抗素子３２Ａ及び５ｋΩの抵抗素子３２Ｂを直
列に接続して６ｋΩの合成抵抗３２を実現している。
【００２０】上記の例によれば、推奨値及び下地素子値
を意識せずに設計した回路図である図７に含まれる回路
素子に対して、マスタ基板上で互いに接続されるべき複
数の下地素子を同一の分割領域内で割り当てるため、短
い配線長を得ることができる。また、下地素子値を組み
合わせた最適な組合せを回路素子に割り当てるため、推
奨値及び下地素子値を意識せずに回路設計をすることが
できて回路設計の自由度が増し、１つの回路図に対して
回路の変更をせずに複数の種類のマスタ基板を使用でき
ると共に、回路素子値に対し特定の下地素子値を偏って
割り当てることから生ずる特定の下地素子の不足を回避
できる。更に、設計した回路素子に対して下地素子を割
り当てることにより下地素子を用いてカスタムＩＣを実
現できるため、カスタムＩＣの回路図情報をデータベー
スとしてマスタスライス型半導体集積回路の設計に利用
できる。
を意識せずに設計した回路図である図７に含まれる回路
素子に対して、マスタ基板上で互いに接続されるべき複
数の下地素子を同一の分割領域内で割り当てるため、短
い配線長を得ることができる。また、下地素子値を組み
合わせた最適な組合せを回路素子に割り当てるため、推
奨値及び下地素子値を意識せずに回路設計をすることが
できて回路設計の自由度が増し、１つの回路図に対して
回路の変更をせずに複数の種類のマスタ基板を使用でき
ると共に、回路素子値に対し特定の下地素子値を偏って
割り当てることから生ずる特定の下地素子の不足を回避
できる。更に、設計した回路素子に対して下地素子を割
り当てることにより下地素子を用いてカスタムＩＣを実
現できるため、カスタムＩＣの回路図情報をデータベー
スとしてマスタスライス型半導体集積回路の設計に利用
できる。
【００２１】なお、ある一般回路素子に対しある分割領
域内で一般下地素子の最適な組合せを割り当てられなか
った場合には、隣接する未使用の分割領域の中から最適
なものを追加した新たな領域において再度一般下地素子
の最適な組合せを割り当ててもよい。
域内で一般下地素子の最適な組合せを割り当てられなか
った場合には、隣接する未使用の分割領域の中から最適
なものを追加した新たな領域において再度一般下地素子
の最適な組合せを割り当ててもよい。
【００２２】なお、上記の例においては、優先下地素子
であるトランジスタ素子を各分割領域に１個ずつ含むよ
うにマスタ基板全体を複数の分割領域に縦横に分割した
が、より効果的に領域を形成するため、１つの分割領域
が複数の優先下地素子を含むようにマスタ基板全体を縦
横に分割してもよい。例えば、２倍のエミッタサイズを
持つ回路素子が多い場合には、１つの分割領域に２トラ
ンジスタ素子を含むようにマスタ基板を分割することが
有効である。
であるトランジスタ素子を各分割領域に１個ずつ含むよ
うにマスタ基板全体を複数の分割領域に縦横に分割した
が、より効果的に領域を形成するため、１つの分割領域
が複数の優先下地素子を含むようにマスタ基板全体を縦
横に分割してもよい。例えば、２倍のエミッタサイズを
持つ回路素子が多い場合には、１つの分割領域に２トラ
ンジスタ素子を含むようにマスタ基板を分割することが
有効である。
【００２３】図２は、設計対象とする回路に対して本発
明に係る自動レイアウト設計方法を実施する場合の処理
の流れを示す。
明に係る自動レイアウト設計方法を実施する場合の処理
の流れを示す。
【００２４】まず、ステップＳ１で、設計対象とする回
路の回路図情報（ネットリスト、回路素子値等）を入力
する。ステップＳ２で、マスタ基板の素子形成部を分割
領域に分割する。この際、マスタ基板の素子形成部にお
いてトランジスタ下地素子を優先下地素子にする。ま
た、１つの分割領域にトランジスタ下地素子の１つを含
み、更に該トランジスタ下地素子近傍の他の種類の素子
（抵抗、コンデンサ等）を同じ分割領域に含むこととす
る。ステップＳ３で、優先下地素子であるトランジスタ
下地素子を、トランジスタ回路素子に割り当てる。この
際、優先回路素子の素子値と優先下地素子の素子値との
関係に基づいて、最適な優先下地素子を決定して割り当
てる。トランジスタでは、素子値として例えばエミッタ
サイズを用いて、エミッタ電流の値に対応したエミッタ
サイズを持つトランジスタを最適な下地素子として決定
する。ステップＳ４で、各トランジスタについて処理の
優先度を決定する。
路の回路図情報（ネットリスト、回路素子値等）を入力
する。ステップＳ２で、マスタ基板の素子形成部を分割
領域に分割する。この際、マスタ基板の素子形成部にお
いてトランジスタ下地素子を優先下地素子にする。ま
た、１つの分割領域にトランジスタ下地素子の１つを含
み、更に該トランジスタ下地素子近傍の他の種類の素子
（抵抗、コンデンサ等）を同じ分割領域に含むこととす
る。ステップＳ３で、優先下地素子であるトランジスタ
下地素子を、トランジスタ回路素子に割り当てる。この
際、優先回路素子の素子値と優先下地素子の素子値との
関係に基づいて、最適な優先下地素子を決定して割り当
てる。トランジスタでは、素子値として例えばエミッタ
サイズを用いて、エミッタ電流の値に対応したエミッタ
サイズを持つトランジスタを最適な下地素子として決定
する。ステップＳ４で、各トランジスタについて処理の
優先度を決定する。
【００２５】ステップＳ５で、優先回路素子である割当
て済み回路素子（本実施例ではトランジスタ回路素子）
に回路上接続する素子である一般回路素子を抽出する。
ステップＳ６で、一般回路素子を抽出できたかを判断す
る。抽出できなかった場合には、未割当ての回路素子は
残っていないので処理を終了する。
て済み回路素子（本実施例ではトランジスタ回路素子）
に回路上接続する素子である一般回路素子を抽出する。
ステップＳ６で、一般回路素子を抽出できたかを判断す
る。抽出できなかった場合には、未割当ての回路素子は
残っていないので処理を終了する。
【００２６】抽出できた場合には、ステップＳ７で抽出
した一般回路素子に精度要求があるかを判断する。精度
要求がない場合には、ステップＳ９ａで、一般回路素子
毎に割り当てるべき分割領域を決定する。このとき、優
先回路素子に対応する優先下地素子を含む分割領域を、
該優先回路素子にそれぞれ接続する一般回路素子に対し
て割り当てる分割領域とする。ステップＳ１０ａで、割
り当てられた分割領域内で抵抗値、容量値等の回路素子
値を満たすように、一般下地素子の最適な組合せを一般
回路素子に割り当てる。この際、割り当てられた分割領
域と他の分割領域との位置関係、当該分割領域に含まれ
る下地素子の種類及び素子値、並びに他の一般回路素子
の割当て状態のうち少なくとも１つを用いた評価関数に
基づいて、一般下地素子の最適な組合せを定量的に決定
する。
した一般回路素子に精度要求があるかを判断する。精度
要求がない場合には、ステップＳ９ａで、一般回路素子
毎に割り当てるべき分割領域を決定する。このとき、優
先回路素子に対応する優先下地素子を含む分割領域を、
該優先回路素子にそれぞれ接続する一般回路素子に対し
て割り当てる分割領域とする。ステップＳ１０ａで、割
り当てられた分割領域内で抵抗値、容量値等の回路素子
値を満たすように、一般下地素子の最適な組合せを一般
回路素子に割り当てる。この際、割り当てられた分割領
域と他の分割領域との位置関係、当該分割領域に含まれ
る下地素子の種類及び素子値、並びに他の一般回路素子
の割当て状態のうち少なくとも１つを用いた評価関数に
基づいて、一般下地素子の最適な組合せを定量的に決定
する。
【００２７】ステップＳ７で精度要求があると判断した
場合には、ステップＳ８で、精度要求がある素子グルー
プを抽出する。ステップＳ９ｂで、ステップＳ９ａにお
いて一般回路素子毎に割り当てるべき分割領域を決定し
たように、該素子グループに対して割り当てるべき分割
領域を決定する。ステップＳ１０ｂで、ステップＳ１０
ａにおいて、割り当てられた分割領域内で抵抗値、容量
値等の回路素子値を満たすようにして一般下地素子の最
適な組合せを一般回路素子に割り当てたように、該分割
領域内において下地素子の最適な組合せを素子グループ
の各一般回路素子に割り当てる。
場合には、ステップＳ８で、精度要求がある素子グルー
プを抽出する。ステップＳ９ｂで、ステップＳ９ａにお
いて一般回路素子毎に割り当てるべき分割領域を決定し
たように、該素子グループに対して割り当てるべき分割
領域を決定する。ステップＳ１０ｂで、ステップＳ１０
ａにおいて、割り当てられた分割領域内で抵抗値、容量
値等の回路素子値を満たすようにして一般下地素子の最
適な組合せを一般回路素子に割り当てたように、該分割
領域内において下地素子の最適な組合せを素子グループ
の各一般回路素子に割り当てる。
【００２８】ステップＳ１１ａ又はＳ１１ｂでは、分割
領域内で下地素子を回路素子に割り当てられたかを判断
し、割り当てられたと判断した場合には、ステップＳ５
に移行して割当て済み回路素子に接続されるべき次の一
般回路素子を抽出する。ステップＳ１１ａ又はＳ１１ｂ
で割り当てられなかったと判断した場合には、ステップ
Ｓ９ａ又はＳ９ｂに移行して隣接分割領域のうち最適な
ものを追加して新たな領域とし、該新たな領域において
ステップＳ１０ａ又はＳ１０ｂからの処理ルーチンを実
行する。ステップＳ９ａ又はＳ９ｂで追加する分割領域
を決定する場合、隣接分割領域の中心までのマンハッタ
ン距離、一般回路素子の素子値と隣接分割領域の持つ下
地素子値との比である素子値比、及び異なる層に構成さ
れた一般下地素子を混合して回路素子値を実現できる場
合において層が一致しない度合を示す層混在度の少なく
とも１つを用いた評価関数に基づいて、追加する分割領
域を定量的に決定する。例えば、評価関数として、 α×（マンハッタン距離）＋β×（素子値比）＋γ×
（層混在度）＋ｅ を用いる。ここで、α，β，γ及びｅは重み付けの定数
であり、追加する分割領域を決定する際にどの項目を重
視するかに応じて設計者が定める。本発明に係る自動レ
イアウト設計方法によれば、設計した一般回路素子に一
般下地素子の最適な組合せを割り当てる際に評価関数を
用いて定量的に割り当てるため、評価関数の定数を設計
者が適切に選択することにより、設計者のレイアウトに
対する要求をよく反映できる。
領域内で下地素子を回路素子に割り当てられたかを判断
し、割り当てられたと判断した場合には、ステップＳ５
に移行して割当て済み回路素子に接続されるべき次の一
般回路素子を抽出する。ステップＳ１１ａ又はＳ１１ｂ
で割り当てられなかったと判断した場合には、ステップ
Ｓ９ａ又はＳ９ｂに移行して隣接分割領域のうち最適な
ものを追加して新たな領域とし、該新たな領域において
ステップＳ１０ａ又はＳ１０ｂからの処理ルーチンを実
行する。ステップＳ９ａ又はＳ９ｂで追加する分割領域
を決定する場合、隣接分割領域の中心までのマンハッタ
ン距離、一般回路素子の素子値と隣接分割領域の持つ下
地素子値との比である素子値比、及び異なる層に構成さ
れた一般下地素子を混合して回路素子値を実現できる場
合において層が一致しない度合を示す層混在度の少なく
とも１つを用いた評価関数に基づいて、追加する分割領
域を定量的に決定する。例えば、評価関数として、 α×（マンハッタン距離）＋β×（素子値比）＋γ×
（層混在度）＋ｅ を用いる。ここで、α，β，γ及びｅは重み付けの定数
であり、追加する分割領域を決定する際にどの項目を重
視するかに応じて設計者が定める。本発明に係る自動レ
イアウト設計方法によれば、設計した一般回路素子に一
般下地素子の最適な組合せを割り当てる際に評価関数を
用いて定量的に割り当てるため、評価関数の定数を設計
者が適切に選択することにより、設計者のレイアウトに
対する要求をよく反映できる。
【００２９】図３は、領域分割の例を示す。図３におい
て、４１，４１，…はそれぞれマスタ基板上の抵抗素
子、４２はマスタ基板上のトランジスタ素子（トランジ
スタ下地素子）、４３はマスタ基板上のコンデンサであ
る。トランジスタを優先下地素子にした場合、トランジ
スタ４２について、右側、上側、左側及び下側にそれぞ
れ隣接するトランジスタとの間で対向する端部同士の間
に中線を引く。これら４本の中線によって囲まれた領域
を、トランジスタ４２を含む分割領域とする。各優先下
地素子について同様の操作を行ない、分割領域の各々に
優先下地素子を各１個含むようにして、マスタ基板全体
を縦横に複数の分割領域に分割する。
て、４１，４１，…はそれぞれマスタ基板上の抵抗素
子、４２はマスタ基板上のトランジスタ素子（トランジ
スタ下地素子）、４３はマスタ基板上のコンデンサであ
る。トランジスタを優先下地素子にした場合、トランジ
スタ４２について、右側、上側、左側及び下側にそれぞ
れ隣接するトランジスタとの間で対向する端部同士の間
に中線を引く。これら４本の中線によって囲まれた領域
を、トランジスタ４２を含む分割領域とする。各優先下
地素子について同様の操作を行ない、分割領域の各々に
優先下地素子を各１個含むようにして、マスタ基板全体
を縦横に複数の分割領域に分割する。
【００３０】図４は、トランジスタｔ1 〜ｔ3 、抵抗ｒ
1 〜ｒ7 及びコンデンサｃ1 のうち、抵抗ｒ4 とｒ5 と
の間に相対精度を確保したい要求があった場合に、抵抗
ｒ4及びｒ5 を精度要求グループ５４とした回路図の例
を示す。図５は、図４に基づいて各回路素子について節
レベルを決定し、各素子間で接続関係及び精度要求を示
す枝を発生させた接続グラフを示す。図４においてトラ
ンジスタを優先回路素子とすると、図５においてコレク
タＣ，エミッタＥを持つｔ1 ，ｔ2 ，ｔ3 のトランジス
タ群がレベル０の節５１となり、該トランジスタ群に接
続するｒ1 〜ｒ6 の抵抗群がレベル１の節５２となり、
更に該抵抗群に接続されるｒ7 の抵抗及びｃ1 のコンデ
ンサがレベル２の節５３となる。抵抗ｒ4 及びｒ5 は精
度要求グループ５４である。回路図及び精度要求に従っ
て、トランジスタｔ1 と抵抗ｒ1及びｒ4 との間に接続
関係を示す枝５５を、抵抗ｒ4 とｒ7 との間に接続関係
を示す枝５５を生成し、同様に他の素子間においても接
続関係を示す枝を生成する。抵抗ｒ4 とｒ5 との間には
精度要求を示す枝５６を生成する。
1 〜ｒ7 及びコンデンサｃ1 のうち、抵抗ｒ4 とｒ5 と
の間に相対精度を確保したい要求があった場合に、抵抗
ｒ4及びｒ5 を精度要求グループ５４とした回路図の例
を示す。図５は、図４に基づいて各回路素子について節
レベルを決定し、各素子間で接続関係及び精度要求を示
す枝を発生させた接続グラフを示す。図４においてトラ
ンジスタを優先回路素子とすると、図５においてコレク
タＣ，エミッタＥを持つｔ1 ，ｔ2 ，ｔ3 のトランジス
タ群がレベル０の節５１となり、該トランジスタ群に接
続するｒ1 〜ｒ6 の抵抗群がレベル１の節５２となり、
更に該抵抗群に接続されるｒ7 の抵抗及びｃ1 のコンデ
ンサがレベル２の節５３となる。抵抗ｒ4 及びｒ5 は精
度要求グループ５４である。回路図及び精度要求に従っ
て、トランジスタｔ1 と抵抗ｒ1及びｒ4 との間に接続
関係を示す枝５５を、抵抗ｒ4 とｒ7 との間に接続関係
を示す枝５５を生成し、同様に他の素子間においても接
続関係を示す枝を生成する。抵抗ｒ4 とｒ5 との間には
精度要求を示す枝５６を生成する。
【００３１】図６は、図７の回路図において抵抗素子１
と２との間に相対精度を確保する要求がある場合に同一
の分割領域に精度要求を持つ素子グループを配置した、
本発明に係るレイアウト設計方法の結果を示す。図６に
おいて、マスタ基板を縦横に分割した分割領域４５及び
４６にコレクタＣ，ベースＢ，エミッタＥを持つトラン
ジスタ下地素子４３及び４４をそれぞれ含み、該トラン
ジスタ下地素子４３及び４４を優先回路素子である図７
のトランジスタ３及び４に割り当てている。精度要求を
有する図７の回路上の抵抗素子１と２とが抽出され、割
り当てるべき分割領域を決定する。この場合、割り当て
候補領域として４５及び４６の２通りがある。しかし、
図７の回路上の抵抗素子１及び２の抵抗値の和である総
回路抵抗は１８ｋΩなので、総回路抵抗１２ｋΩを持つ
分割領域４６では抵抗値を実現できない。一方、分割領
域４５は総回路抵抗５３ｋΩを持つので、分割領域４５
を図７の回路上の抵抗素子１及び２に割り当てる。分割
領域４５において、１ｋΩの抵抗素子４１Ａ，５ｋΩの
抵抗素子４１Ｄ及び４１Ｅ，１ｋΩの抵抗素子４１Ｂを
直列に接続して１２ｋΩの合成抵抗４１を実現し、１ｋ
Ωの抵抗素子４２Ａ及び５ｋΩの抵抗素子４２Ｂを直列
に接続して６ｋΩの合成抵抗４２を実現して、合成抵抗
４１及び４２をそれぞれ図７の回路上の抵抗素子１及び
２に割り当てる。したがって、回路上の抵抗素子１及び
２はいずれも同一の分割領域内で互いに近距離にある下
地素子から構成されるため、良好な相対精度を確保する
ことができる。なお、ある素子グループに対しある分割
領域内で下地素子の最適な組合せを割り当てられなかっ
た場合には、隣接する未使用の分割領域の中から最適な
ものを追加した新たな領域において、再度下地素子の最
適な組合せを割り当ててもよい。上記の例によれば、精
度要求を有する素子グループに対して、該素子グループ
を同一又は近接した分割領域内で互いに近距離にある下
地素子から構成するため、良好な相対精度を確保するこ
とができる。
と２との間に相対精度を確保する要求がある場合に同一
の分割領域に精度要求を持つ素子グループを配置した、
本発明に係るレイアウト設計方法の結果を示す。図６に
おいて、マスタ基板を縦横に分割した分割領域４５及び
４６にコレクタＣ，ベースＢ，エミッタＥを持つトラン
ジスタ下地素子４３及び４４をそれぞれ含み、該トラン
ジスタ下地素子４３及び４４を優先回路素子である図７
のトランジスタ３及び４に割り当てている。精度要求を
有する図７の回路上の抵抗素子１と２とが抽出され、割
り当てるべき分割領域を決定する。この場合、割り当て
候補領域として４５及び４６の２通りがある。しかし、
図７の回路上の抵抗素子１及び２の抵抗値の和である総
回路抵抗は１８ｋΩなので、総回路抵抗１２ｋΩを持つ
分割領域４６では抵抗値を実現できない。一方、分割領
域４５は総回路抵抗５３ｋΩを持つので、分割領域４５
を図７の回路上の抵抗素子１及び２に割り当てる。分割
領域４５において、１ｋΩの抵抗素子４１Ａ，５ｋΩの
抵抗素子４１Ｄ及び４１Ｅ，１ｋΩの抵抗素子４１Ｂを
直列に接続して１２ｋΩの合成抵抗４１を実現し、１ｋ
Ωの抵抗素子４２Ａ及び５ｋΩの抵抗素子４２Ｂを直列
に接続して６ｋΩの合成抵抗４２を実現して、合成抵抗
４１及び４２をそれぞれ図７の回路上の抵抗素子１及び
２に割り当てる。したがって、回路上の抵抗素子１及び
２はいずれも同一の分割領域内で互いに近距離にある下
地素子から構成されるため、良好な相対精度を確保する
ことができる。なお、ある素子グループに対しある分割
領域内で下地素子の最適な組合せを割り当てられなかっ
た場合には、隣接する未使用の分割領域の中から最適な
ものを追加した新たな領域において、再度下地素子の最
適な組合せを割り当ててもよい。上記の例によれば、精
度要求を有する素子グループに対して、該素子グループ
を同一又は近接した分割領域内で互いに近距離にある下
地素子から構成するため、良好な相対精度を確保するこ
とができる。
【００３２】なお、上記の例においては、例示した評価
関数を追加分割領域の決定に用いた。その他にも、異な
る拡散層タイプの下地素子がマスタ基板上で混在する場
合、非常に大きい素子値の回路素子を扱う場合等に、領
域間の距離、領域内の拡散層タイプ別の総素子値等を変
数に採用した評価関数を、素子毎又は素子グループ毎に
割り当てるべき領域を決定するために、図２のステップ
Ｓ９ａ又は９ｂにおいて用いることも可能である。
関数を追加分割領域の決定に用いた。その他にも、異な
る拡散層タイプの下地素子がマスタ基板上で混在する場
合、非常に大きい素子値の回路素子を扱う場合等に、領
域間の距離、領域内の拡散層タイプ別の総素子値等を変
数に採用した評価関数を、素子毎又は素子グループ毎に
割り当てるべき領域を決定するために、図２のステップ
Ｓ９ａ又は９ｂにおいて用いることも可能である。
【００３３】また、上記の例においては、下地素子を用
いて回路素子に割り当てる場合を説明したが、これに代
えて、下地素子を組合せた基本セルを用いてもよい。
いて回路素子に割り当てる場合を説明したが、これに代
えて、下地素子を組合せた基本セルを用いてもよい。
【００３４】また、上記の例においては、トランジスタ
下地素子を領域分割の基準とする場合を説明したが、ト
ランジスタに代えて他の下地素子を用いてもよい。更
に、マスタ基板の素子形成部分が下地素子の同じ組合せ
による同じ形状の繰り返しにより構成されている場合、
繰り返し形状の１つを単位として領域分割を行なうこと
も可能である。この場合には、１つの分割領域内のトラ
ンジスタエミッタサイズの合計値、総抵抗値、総容量値
等を考慮して回路を分割し、分割された回路のそれぞれ
を分割領域に対応させることにより、より一層回路のイ
メージに近いレイアウトを実現できる。
下地素子を領域分割の基準とする場合を説明したが、ト
ランジスタに代えて他の下地素子を用いてもよい。更
に、マスタ基板の素子形成部分が下地素子の同じ組合せ
による同じ形状の繰り返しにより構成されている場合、
繰り返し形状の１つを単位として領域分割を行なうこと
も可能である。この場合には、１つの分割領域内のトラ
ンジスタエミッタサイズの合計値、総抵抗値、総容量値
等を考慮して回路を分割し、分割された回路のそれぞれ
を分割領域に対応させることにより、より一層回路のイ
メージに近いレイアウトを実現できる。
【００３５】また、上記の例においては、設計対象をア
ナログ回路としたが、ディジタル回路に対しても適用す
ることができる。
ナログ回路としたが、ディジタル回路に対しても適用す
ることができる。
【００３６】
【発明の効果】以上説明してきたとおり、本発明によれ
ば、優先回路素子及びこれに接続されるべき一般回路素
子に対してマスタ基板上で同一又は近接した分割領域内
で下地素子を割り当てることとしたので、回路図を変更
することなく、該優先回路素子及び一般回路素子に対応
する下地素子を短距離で配線したレイアウト結果を得る
ことができる。
ば、優先回路素子及びこれに接続されるべき一般回路素
子に対してマスタ基板上で同一又は近接した分割領域内
で下地素子を割り当てることとしたので、回路図を変更
することなく、該優先回路素子及び一般回路素子に対応
する下地素子を短距離で配線したレイアウト結果を得る
ことができる。
【００３７】また、回路上で精度要求を有する素子グル
ープに対しては、マスタ基板上で同一又は近接した分割
領域内で下地素子を割り当てることとしたので、該素子
グループの各回路素子に対応する下地素子を短距離で配
線したレイアウト結果を得ることができ、回路図を変更
することなく、該素子グループの各素子間において良好
な相対精度を確保することができる。
ープに対しては、マスタ基板上で同一又は近接した分割
領域内で下地素子を割り当てることとしたので、該素子
グループの各回路素子に対応する下地素子を短距離で配
線したレイアウト結果を得ることができ、回路図を変更
することなく、該素子グループの各素子間において良好
な相対精度を確保することができる。
【図１】本発明に係る自動レイアウト設計方法を使用し
た配線レイアウトの例を示す平面図である。
た配線レイアウトの例を示す平面図である。
【図２】本発明に係る自動レイアウト設計方法を示すフ
ローチャート図である。
ローチャート図である。
【図３】マスタ基板の領域分割の例を示す平面図であ
る。
る。
【図４】精度要求の例を示す回路図である。
【図５】図４に係る接続グラフを示す図である。
【図６】本発明に係る自動レイアウト設計方法を使用し
た配線レイアウトの他の例を示す平面図である。
た配線レイアウトの他の例を示す平面図である。
【図７】レイアウト設計対象の例を示す回路図である。
【図８】従来例に係る自動レイアウト設計方法を使用し
た配線レイアウトの例を示す平面図である。
た配線レイアウトの例を示す平面図である。
【図９】図７の変更後の回路図である。
１ 回路上の抵抗素子（１２ｋΩ） ２ 回路上の抵抗素子（６ｋΩ） ３，４ 回路上のトランジスタ（トランジスタ回路素
子） ３１ 合成抵抗（１２ｋΩ） ３２ 合成抵抗（６ｋΩ） ３１Ａ，３１Ｂ，３２Ａ マスタ基板上の抵抗素子（１
ｋΩ） ３１Ｄ，３１Ｅ，３２Ｂ マスタ基板上の抵抗素子（５
ｋΩ） ３３，３４ トランジスタ下地素子 ３５，３６ マスタ基板上の分割領域 ４１ 合成抵抗（１２ｋΩ） ４２ 合成抵抗（６ｋΩ） ４１Ａ，４１Ｂ，４２Ａ マスタ基板上の抵抗素子（１
ｋΩ） ４１Ｄ，４１Ｅ，４２Ｂ マスタ基板上の抵抗素子（５
ｋΩ） ４３，４４ トランジスタ下地素子 ４５，４６ マスタ基板上の分割領域
子） ３１ 合成抵抗（１２ｋΩ） ３２ 合成抵抗（６ｋΩ） ３１Ａ，３１Ｂ，３２Ａ マスタ基板上の抵抗素子（１
ｋΩ） ３１Ｄ，３１Ｅ，３２Ｂ マスタ基板上の抵抗素子（５
ｋΩ） ３３，３４ トランジスタ下地素子 ３５，３６ マスタ基板上の分割領域 ４１ 合成抵抗（１２ｋΩ） ４２ 合成抵抗（６ｋΩ） ４１Ａ，４１Ｂ，４２Ａ マスタ基板上の抵抗素子（１
ｋΩ） ４１Ｄ，４１Ｅ，４２Ｂ マスタ基板上の抵抗素子（５
ｋΩ） ４３，４４ トランジスタ下地素子 ４５，４６ マスタ基板上の分割領域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/118 H01L 21/82 G06F 17/50
Claims (7)
- 【請求項１】 マスタ基板上のレイアウトを決めるよう
に、前記マスタ基板上に予め形成された下地素子を半導
体集積回路の回路素子に自動的に割り当てるためのマス
タスライスの自動レイアウト設計方法であって、 同じ種類の優先下地素子を各々１個含むように前記マス
タ基板全体を複数の分割領域に縦横に分割する第１の工
程と、 前記半導体集積回路の回路素子であり優先下地素子と同
じ種類である優先回路素子の各々に優先下地素子を割り
当てる第２の工程と、 優先回路素子に接続されるべき一般回路素子の各々に、
対応する優先下地素子と同じ分割領域内の一般下地素子
の最適な組合せを割り当てる第３の工程とを備えたこと
を特徴とするマスタスライスの自動レイアウト設計方
法。 - 【請求項２】 請求項１に記載のマスタスライスの自動
レイアウト設計方法において、優先下地素子としてトラ
ンジスタを選択する工程を備えたことを特徴とするマス
タスライスの自動レイアウト設計方法。 - 【請求項３】 請求項１に記載のマスタスライスの自動
レイアウト設計方法において、前記第２の工程は、優先
回路素子の素子値と優先下地素子の素子値との関係に基
づいて最適な優先下地素子を決定する工程を備えたこと
を特徴とするマスタスライスの自動レイアウト設計方
法。 - 【請求項４】 請求項１に記載のマスタスライスの自動
レイアウト設計方法において、前記第３の工程は、優先
下地素子を含む分割領域と他の分割領域との位置関係、
分割領域に含まれる下地素子の種類及び素子値、並びに
他の一般回路素子の割当て状態のうち少なくとも１つを
用いた評価関数に基づいて、一般下地素子の最適な組合
せを定量的に決定する工程を備えたことを特徴とするマ
スタスライスの自動レイアウト設計方法。 - 【請求項５】 請求項１に記載のマスタスライスの自動
レイアウト設計方法において、ある優先回路素子に接続
されるべき一般回路素子に、対応する優先下地素子と同
じ分割領域内の一般下地素子を割り当てることができな
かった場合には、該分割領域に隣接する未使用の分割領
域を割当て対象として追加する工程を更に備えたことを
特徴とするマスタスライスの自動レイアウト設計方法。 - 【請求項６】 請求項５に記載のマスタスライスの自動
レイアウト設計方法において、隣接分割領域の中心まで
の距離、一般回路素子の素子値と隣接分割領域の持つ下
地素子値との比である素子値比、及び異なる層に構成さ
れた一般下地素子を混合して回路素子値を実現できる場
合において層が一致しない度合を示す層混在度の少なく
とも１つを用いた評価関数に基づいて、追加分割領域を
定量的に決定する工程を備えたことを特徴とするマスタ
スライスの自動レイアウト設計方法。 - 【請求項７】 マスタ基板上のレイアウトを決めるよう
に、前記マスタ基板上に予め形成された下地素子を半導
体集積回路の回路素子に自動的に割り当てるためのマス
タスライスの自動レイアウト設計方法であって、 前記マスタ基板全体を複数の分割領域に縦横に分割する
工程と、 相対精度を確保すべき精度要求を持つ複数の回路素子よ
りなる素子グループに対して、該素子グループ内の回路
素子値の合計を同一分割領域の下地素子が満たすように
して、該同一分割領域内の下地素子の組合せを割り当て
る工程とを備え、 前記下地素子の組合せが、隣接分割領域の中心までのマ
ンハッタン距離、前記分割領域内の一般回路素子の素子
値と前記隣接分割領域内の下地素子値との比を与えた素
子値比、または異なる層に構成された一般下地素子を混
合したときの層が一致しない度合いを与えた層混在度を
各々重み付けした評価関数によって決定されることを特
徴とするマスタスライスの自動レイアウト設計方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27193696A JP3243421B2 (ja) | 1996-10-15 | 1996-10-15 | マスタスライスの自動レイアウト設計方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27193696A JP3243421B2 (ja) | 1996-10-15 | 1996-10-15 | マスタスライスの自動レイアウト設計方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10116970A JPH10116970A (ja) | 1998-05-06 |
| JP3243421B2 true JP3243421B2 (ja) | 2002-01-07 |
Family
ID=17506911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27193696A Expired - Fee Related JP3243421B2 (ja) | 1996-10-15 | 1996-10-15 | マスタスライスの自動レイアウト設計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3243421B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5531723B2 (ja) * | 2010-03-30 | 2014-06-25 | 富士通セミコンダクター株式会社 | 半導体装置の設計方法及びプログラム |
-
1996
- 1996-10-15 JP JP27193696A patent/JP3243421B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10116970A (ja) | 1998-05-06 |
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Legal Events
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|---|---|---|---|
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