JP2672655B2 - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JP2672655B2 JP2672655B2 JP1151911A JP15191189A JP2672655B2 JP 2672655 B2 JP2672655 B2 JP 2672655B2 JP 1151911 A JP1151911 A JP 1151911A JP 15191189 A JP15191189 A JP 15191189A JP 2672655 B2 JP2672655 B2 JP 2672655B2
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- Japan
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- semiconductor integrated
- integrated circuit
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、電算機を用いて設計を行う半導体集積回路
の製造方法に関するものである。
の製造方法に関するものである。
従来の技術 近年、半導体集積回路は、大規模化の一途をたどり電
算機による自動設計の要求が高まっている。以下に従来
のマスクレイアウト自動設計について説明する。第３図
は、回路図である。第３図において、5,6,12,13,14,15
は抵抗、7,8,9,10,11は、トランジスタ、16は正電源、1
7は負電源を示している。第４図は、第３図の回路図に
対応する従来の方法で作成したマスクレイアウト図であ
る。第４図において、18,19,25,26,27,28は抵抗、20,2
1,22,23,24はトランジスタである。従来の方法では、第
３図に示すような回路図中の各素子の相対的位置関係を
電算機によって抽出し、それをマスクレイアウト上に再
現し、第４図のようになっていた。
算機による自動設計の要求が高まっている。以下に従来
のマスクレイアウト自動設計について説明する。第３図
は、回路図である。第３図において、5,6,12,13,14,15
は抵抗、7,8,9,10,11は、トランジスタ、16は正電源、1
7は負電源を示している。第４図は、第３図の回路図に
対応する従来の方法で作成したマスクレイアウト図であ
る。第４図において、18,19,25,26,27,28は抵抗、20,2
1,22,23,24はトランジスタである。従来の方法では、第
３図に示すような回路図中の各素子の相対的位置関係を
電算機によって抽出し、それをマスクレイアウト上に再
現し、第４図のようになっていた。
発明が解決しようとする課題 上記従来のマスクレイアウトでは、各素子間のすき間
（デッドスペース）が多くなる傾向があった。特に、バ
イポーラ半導体集積回路では、素子間同士に素子間の分
離拡散槽を必要とし、これがデッドスペースを一層大き
なものとし、ひいては、チップサイズを大きくしてしま
うという問題点を有していた。
（デッドスペース）が多くなる傾向があった。特に、バ
イポーラ半導体集積回路では、素子間同士に素子間の分
離拡散槽を必要とし、これがデッドスペースを一層大き
なものとし、ひいては、チップサイズを大きくしてしま
うという問題点を有していた。
本発明は、上記従来の課題を解決するもので、電算機
による自動設計において、レイアウト上のデッドスペー
スを減少させ、素子の配置を最適化するマスクレイアウ
トを提供することを目的とする。
による自動設計において、レイアウト上のデッドスペー
スを減少させ、素子の配置を最適化するマスクレイアウ
トを提供することを目的とする。
課題を解決するための手段 この目的を達成するために本発明の半導体集積回路の
製造方法は、半導体集積回路の機能ブロック単位のマス
クレイアウトにおいて、トランジスタ配置領域、抵抗配
置領域および容量配置領域の組合せで構成されるテンプ
レート（基本的な配置パターン）を複数の種類用意し、
それらの中から回路図上の素子同士の位置関係に最も近
い前記テンプレートを選び、その選ばれた前記テンプレ
ートに従って各素子を配置する構成を有している。
製造方法は、半導体集積回路の機能ブロック単位のマス
クレイアウトにおいて、トランジスタ配置領域、抵抗配
置領域および容量配置領域の組合せで構成されるテンプ
レート（基本的な配置パターン）を複数の種類用意し、
それらの中から回路図上の素子同士の位置関係に最も近
い前記テンプレートを選び、その選ばれた前記テンプレ
ートに従って各素子を配置する構成を有している。
作用 この構成によって、抵抗，トランジスタ、容量等を同
種の素子同士でまとめて配置するため、素子毎に必要で
あった分離拡散層を一まとめにでき、素子の分離に必要
なデッドスペースが減少し、チップ面積を最少にするこ
とができる。
種の素子同士でまとめて配置するため、素子毎に必要で
あった分離拡散層を一まとめにでき、素子の分離に必要
なデッドスペースが減少し、チップ面積を最少にするこ
とができる。
実施例 以下、図面をもちいて、本発明の半導体集積回路の製
造方法の一実施例を説明する。
造方法の一実施例を説明する。
第１図は、一実施例におけるテンプレート（基本的な
配置パターン）４の構成を示す図である。同図におい
て、１は正電源側の抵抗配置領域（正電源側抵抗プレー
ト）、２はトランジスタ配置領域（トランジスタプレー
ト）、３は負電源側の抵抗配置領域（負電源側抵抗プレ
ート）であり、これらのプレートの組合せを１つのテン
プレートとし、複数の種類を用意する。第２図は、本発
明の一実施例を示す、マスクレイアウト図で第４図で対
応するものには、同一の番号が付してある。
配置パターン）４の構成を示す図である。同図におい
て、１は正電源側の抵抗配置領域（正電源側抵抗プレー
ト）、２はトランジスタ配置領域（トランジスタプレー
ト）、３は負電源側の抵抗配置領域（負電源側抵抗プレ
ート）であり、これらのプレートの組合せを１つのテン
プレートとし、複数の種類を用意する。第２図は、本発
明の一実施例を示す、マスクレイアウト図で第４図で対
応するものには、同一の番号が付してある。
第３図は、第２図のマスクレイアウト図に対応する回
路図である。
路図である。
そして、用意された複数の種類のテンプレートの中か
ら、第３図の素子同士の位置関係の情報により、その情
報に最も近いテンプレートを選択し、第３図より抽出し
た素子を第１図のテンプレートに合わせて配置してい
く。正電源側の抵抗5,6を正電源側抵抗のプレート１へ
配置する。トランジスタ7,8,9,10,11をトランジスタの
プレート２へ配置する。負電源側の抵抗12,13,14,15を
負電源側抵抗のプレート３へ配置していく。その後、対
応するマスクレイアウト上の素子に置き換えられ、第２
図に示す、マスクレイアウト図が形成される。第２図の
マスクレイアウト図は、回路図とのイメージにも似かよ
っており、同類素子をまとめて配置しているため、分離
拡散層によるデッドスペースを減少し、電算機によるマ
スクレイアウトの自動設計を容易にし、またチップ面積
を最少にする。
ら、第３図の素子同士の位置関係の情報により、その情
報に最も近いテンプレートを選択し、第３図より抽出し
た素子を第１図のテンプレートに合わせて配置してい
く。正電源側の抵抗5,6を正電源側抵抗のプレート１へ
配置する。トランジスタ7,8,9,10,11をトランジスタの
プレート２へ配置する。負電源側の抵抗12,13,14,15を
負電源側抵抗のプレート３へ配置していく。その後、対
応するマスクレイアウト上の素子に置き換えられ、第２
図に示す、マスクレイアウト図が形成される。第２図の
マスクレイアウト図は、回路図とのイメージにも似かよ
っており、同類素子をまとめて配置しているため、分離
拡散層によるデッドスペースを減少し、電算機によるマ
スクレイアウトの自動設計を容易にし、またチップ面積
を最少にする。
発明の効果 以上のように本発明によれば、いくつかのテンプレー
トを用意し、回路図上の素子同士の位置情報に最も近い
テンプレートを選択し、テンプレート上の素子毎の配置
領域に従って素子を配置するので、デッドスペースの少
なくなる素子の配置ができ、回路の専有面積を大幅に減
少できるのみならず、回路図のイメージに近いマスクが
できるマスクレイアウトの自動設計を実現することが可
能である。
トを用意し、回路図上の素子同士の位置情報に最も近い
テンプレートを選択し、テンプレート上の素子毎の配置
領域に従って素子を配置するので、デッドスペースの少
なくなる素子の配置ができ、回路の専有面積を大幅に減
少できるのみならず、回路図のイメージに近いマスクが
できるマスクレイアウトの自動設計を実現することが可
能である。
第１図は、本発明の一実施例で用いた基本的配置パター
ン（テンプレート）図、第２図は、本発明の一実施例で
形成したマスクレイアウト図、第３図は本発明の一実施
例適用回路に対応する回路図、第４図は、従来の方法に
よるマスクレイアウト図である。 １……正電源側抵抗のプレート、２……トランジスタの
プレート、３……負電源側抵抗のプレート、４……テン
プレート、5,6,12,13,14,15,18,19,25,26,27,28,……抵
抗、7,8,9,10,20,21,22,23,24……トランジスタ、16…
…正電源,17……負電源。
ン（テンプレート）図、第２図は、本発明の一実施例で
形成したマスクレイアウト図、第３図は本発明の一実施
例適用回路に対応する回路図、第４図は、従来の方法に
よるマスクレイアウト図である。 １……正電源側抵抗のプレート、２……トランジスタの
プレート、３……負電源側抵抗のプレート、４……テン
プレート、5,6,12,13,14,15,18,19,25,26,27,28,……抵
抗、7,8,9,10,20,21,22,23,24……トランジスタ、16…
…正電源,17……負電源。
Claims (1)
- 【請求項１】半導体集積回路の機能ブロック単位のマス
クレイアウトにおいて、 トランジスタ配置領域、抵抗配置領域および容量配置領
域の組合せで構成されるテンプレート（基本的な配置パ
ターン）を複数の種類用意し、それらの中から回路図上
の素子同士の位置関係に最も近い前記テンプレートを選
び、その選ばれた前記テンプレートに従って各素子を配
置することを特徴とする半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1151911A JP2672655B2 (ja) | 1989-06-14 | 1989-06-14 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1151911A JP2672655B2 (ja) | 1989-06-14 | 1989-06-14 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0318043A JPH0318043A (ja) | 1991-01-25 |
| JP2672655B2 true JP2672655B2 (ja) | 1997-11-05 |
Family
ID=15528891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1151911A Expired - Lifetime JP2672655B2 (ja) | 1989-06-14 | 1989-06-14 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2672655B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2746762B2 (ja) | 1990-02-01 | 1998-05-06 | 松下電子工業株式会社 | 半導体集積回路のレイアウト方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6714828B2 (en) | 2001-09-17 | 2004-03-30 | Formfactor, Inc. | Method and system for designing a probe card |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4295149A (en) * | 1978-12-29 | 1981-10-13 | International Business Machines Corporation | Master image chip organization technique or method |
| JPS59211246A (ja) * | 1983-05-17 | 1984-11-30 | Nec Corp | アナログｉｃマスタスライス方式 |
| JPH01132134A (ja) * | 1987-11-18 | 1989-05-24 | Toshiba Corp | 電子回路の配置配線方式 |
-
1989
- 1989-06-14 JP JP1151911A patent/JP2672655B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2746762B2 (ja) | 1990-02-01 | 1998-05-06 | 松下電子工業株式会社 | 半導体集積回路のレイアウト方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0318043A (ja) | 1991-01-25 |
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Legal Events
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