JPH0763074B2 - 半導体論理集積回路の論理セル配置方法 - Google Patents
半導体論理集積回路の論理セル配置方法Info
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- JPH0763074B2 JPH0763074B2 JP61039527A JP3952786A JPH0763074B2 JP H0763074 B2 JPH0763074 B2 JP H0763074B2 JP 61039527 A JP61039527 A JP 61039527A JP 3952786 A JP3952786 A JP 3952786A JP H0763074 B2 JPH0763074 B2 JP H0763074B2
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- logic cells
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
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- G06F30/392—Floor-planning or layout, e.g. partitioning or placement
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- Computer Hardware Design (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、半導体論理集積回路の論理セル配置方法に関
する。
する。
一般に半導体論理集積回路のレイアウト設計は、論理セ
ルを基板上に配置する工程と、結線要求のある論理セル
間を配線する工程とからなる。論理セル配置工程では、
マスタースライス方式，スタンダードセル方式いずれの
場合も、論理セルを多数個列状に並べて論理セル列を形
成し、このような論理セル列を複数列並べた構造とす
る。このとき通常は、総配線長の最小化あるいは配線の
混雑度の均一化を目的関数としてて、論理セル配置が行
われる。
ルを基板上に配置する工程と、結線要求のある論理セル
間を配線する工程とからなる。論理セル配置工程では、
マスタースライス方式，スタンダードセル方式いずれの
場合も、論理セルを多数個列状に並べて論理セル列を形
成し、このような論理セル列を複数列並べた構造とす
る。このとき通常は、総配線長の最小化あるいは配線の
混雑度の均一化を目的関数としてて、論理セル配置が行
われる。
配線工程では、通常２層金属配線を用いて結線要求のあ
る論理セル間の接続を行なう。この場合セル列と平行な
方向に第１層金属配線が、これに直交する方向に第２層
金属配線がそれぞれ割当てられる。
る論理セル間の接続を行なう。この場合セル列と平行な
方向に第１層金属配線が、これに直交する方向に第２層
金属配線がそれぞれ割当てられる。
ところで、論理セル自身の機能を実現するためのセル内
配線には一般に、多結晶シリコン膜配線と第１層金属配
線更に必要なら第２層金属配線が用いられる。このと
き、各配線層毎にセル間配線に対する配線禁止配置が定
義される。即ち各層毎に論理セルとしての機能を実現す
るために施したセル内配線に使用する領域を、その配線
層についてのセル上通過配線の禁止領域として定義す
る。従って前述のような２層金属配線では、セル上通過
配線として第２層金属配線が用いられるから、セル列を
跨いで接続しなければならない結線要求がある場合に
は、上述の第２層金属配線に対する配線禁止領域を避け
て、セル上の通過可能領域を使って配線しなければなら
ない。
配線には一般に、多結晶シリコン膜配線と第１層金属配
線更に必要なら第２層金属配線が用いられる。このと
き、各配線層毎にセル間配線に対する配線禁止配置が定
義される。即ち各層毎に論理セルとしての機能を実現す
るために施したセル内配線に使用する領域を、その配線
層についてのセル上通過配線の禁止領域として定義す
る。従って前述のような２層金属配線では、セル上通過
配線として第２層金属配線が用いられるから、セル列を
跨いで接続しなければならない結線要求がある場合に
は、上述の第２層金属配線に対する配線禁止領域を避け
て、セル上の通過可能領域を使って配線しなければなら
ない。
この様な配線工程において、第２層配線に対するセル上
の配線通過可能領域の大きさが必要とする通過配線を収
容できない場合には、従来、通過配線を通すための専用
のセル、即ちスルーセルを使用することが行われてい
た。
の配線通過可能領域の大きさが必要とする通過配線を収
容できない場合には、従来、通過配線を通すための専用
のセル、即ちスルーセルを使用することが行われてい
た。
第２図はその様な従来の論理集積回路の構成を示す。１
はチップ基板であり、２（21,22,…）は論理セル列であ
る。論理セル列22上にはセル自身に配線通過可能領域が
少ないために、上述したスルーセル３（31,32）を挿入
して、この上に配線を通している。４（41,42,…）は論
理セル上の配線通過可能領域である。
はチップ基板であり、２（21,22,…）は論理セル列であ
る。論理セル列22上にはセル自身に配線通過可能領域が
少ないために、上述したスルーセル３（31,32）を挿入
して、この上に配線を通している。４（41,42,…）は論
理セル上の配線通過可能領域である。
第２図から明らかなように、従来の配置配線法ではセル
間配線を通すためにのみスルーセルを設けることによっ
て、セル列長にバラツキが発生し、このため集積密度の
低下、チップ面積の増大等をもたらすという問題があ
る。特にセル列上の通過配線は、多数のセル列の内でも
中央部に集中し、中央部のセル列で必要な通過配線が通
過可能領域の大きさを上回る傾向が大きい。
間配線を通すためにのみスルーセルを設けることによっ
て、セル列長にバラツキが発生し、このため集積密度の
低下、チップ面積の増大等をもたらすという問題があ
る。特にセル列上の通過配線は、多数のセル列の内でも
中央部に集中し、中央部のセル列で必要な通過配線が通
過可能領域の大きさを上回る傾向が大きい。
この様な従来の問題は、従来のセル配置配線法では総配
線長の最小化および配線混雑度の均一化を目的としてい
て、セル列上の必要通過配線数と通過可能配線本数の関
係につき何等考慮が払われていなかったために生じてい
る。
線長の最小化および配線混雑度の均一化を目的としてい
て、セル列上の必要通過配線数と通過可能配線本数の関
係につき何等考慮が払われていなかったために生じてい
る。
本発明は上記問題を解決し、チップ基板の有効利用と高
密度集積化を可能とした半導体論理集積回路の論理セル
配置方法を提供することを目的とする。
密度集積化を可能とした半導体論理集積回路の論理セル
配置方法を提供することを目的とする。
本発明は、上述したような論理セルの配置配線を行なう
に際し、セル列上を通過する配線の本数を予測し、その
予測値がセル列上の通過配線可能本数を越えないように
論理セルの配置を決定する。そしてあるセル列上の通過
配線本数の予測値が通過配線可能本数を越える場合に
は、そのセル列上の適当な論理セルと隣接するセル列上
の論理セルとの配置替えを行なう。
に際し、セル列上を通過する配線の本数を予測し、その
予測値がセル列上の通過配線可能本数を越えないように
論理セルの配置を決定する。そしてあるセル列上の通過
配線本数の予測値が通過配線可能本数を越える場合に
は、そのセル列上の適当な論理セルと隣接するセル列上
の論理セルとの配置替えを行なう。
本発明によれば、セル列上の通過配線本数を予測し、セ
ル列上の通過配線可能領域を必要通過配線本数より大き
くするように論理セルを配置することにより、スルーセ
ルを極力少なくすることができる。これにより、配線工
程後のセル列長の均一化および無効領域の最小化を図っ
て、論理集積回路の高集積化を実現することができる。
ル列上の通過配線可能領域を必要通過配線本数より大き
くするように論理セルを配置することにより、スルーセ
ルを極力少なくすることができる。これにより、配線工
程後のセル列長の均一化および無効領域の最小化を図っ
て、論理集積回路の高集積化を実現することができる。
以下本発明の実施例を説明する。
先ず、第３図を参照してセル列上の通過配線可能領域を
定義する。注目するセル列上の通過配線可能領域とは、
第３図に示すように、各論理セル自身が保有する通過配
線可能な領域の和７と、最も長いセル列と注目するセル
列とのセル列長の差６との和８をいう。そしてこのセル
列上の通過配線９の本数がこの通過配線可能領域８を越
えないように、次に説明する手順〜により各論理セ
ルの配置、即ち各論理セルのセル列への割当てを行な
う。
定義する。注目するセル列上の通過配線可能領域とは、
第３図に示すように、各論理セル自身が保有する通過配
線可能な領域の和７と、最も長いセル列と注目するセル
列とのセル列長の差６との和８をいう。そしてこのセル
列上の通過配線９の本数がこの通過配線可能領域８を越
えないように、次に説明する手順〜により各論理セ
ルの配置、即ち各論理セルのセル列への割当てを行な
う。
論理セルを初期配置することにより形成される各セ
ル列毎に通過配線（第３図の配線９に相当）の本数Ｎを
算出する。
ル列毎に通過配線（第３図の配線９に相当）の本数Ｎを
算出する。
各セル列毎に、配置されている論理セル毎に保有す
る配線可能領域の和（第３図の領域７に相当）の本数m1
を算出する。
る配線可能領域の和（第３図の領域７に相当）の本数m1
を算出する。
各セル列の長さを求め、セル列長の差による通過可
能領域（第３図の領域６）の本数m2を算出する。
能領域（第３図の領域６）の本数m2を算出する。
各セル列毎に、 （m1＋m2）−Ｎ＝Ｋ を求める。
Ｋ＜０のセル列がなくなるように、隣接するセル列
間で論理セルの入替えを行なう。
間で論理セルの入替えを行なう。
なお、ステップにおいて論理セルの配置替えを行なう
場合、セル列長にある許容範囲以上のバラツキが生じな
いように配置替えの対象となる論理セルを選ぶ。また、
Ｋ＜０のセル列がなくなることが理想的であるが、論理
セルの入替えを行なってステップ〜を繰返しても、
Ｋ＜０のセル列が残ることがあり得る。この様な場合に
は、止むをえずスルーセルを用いることになる。
場合、セル列長にある許容範囲以上のバラツキが生じな
いように配置替えの対象となる論理セルを選ぶ。また、
Ｋ＜０のセル列がなくなることが理想的であるが、論理
セルの入替えを行なってステップ〜を繰返しても、
Ｋ＜０のセル列が残ることがあり得る。この様な場合に
は、止むをえずスルーセルを用いることになる。
以上のようにして論理セルの各セル列への割当てを決定
した後、各論理セル間を接続するための配線設計工程に
入る。配線設計工程においては、配線長や配線の混雑度
等を考慮して各セル列内で論理セルの位置決めが行われ
る。
した後、各論理セル間を接続するための配線設計工程に
入る。配線設計工程においては、配線長や配線の混雑度
等を考慮して各セル列内で論理セルの位置決めが行われ
る。
第１図はこの様なプロセスを経て得られた論理集積回路
のレイアウトを、従来の第２図と対比させて示す。第２
図では、セル列22上に配線可能領域がないためにスルー
セル31,32を挿入しているが、第１図ではセル列22上の
論理セルb3とセル列23上の論理セルC3とを入替えて、ス
ルーセルをなくしている。またこの入替えに伴い、セル
列21上で論理セルa2とa3の入替えを行なっている。
のレイアウトを、従来の第２図と対比させて示す。第２
図では、セル列22上に配線可能領域がないためにスルー
セル31,32を挿入しているが、第１図ではセル列22上の
論理セルb3とセル列23上の論理セルC3とを入替えて、ス
ルーセルをなくしている。またこの入替えに伴い、セル
列21上で論理セルa2とa3の入替えを行なっている。
こうしてこの実施例によれば、セル列上を通過する配線
を、論理セル上の通過配線可能領域で吸収できるように
論理セルを配置することにより、無効領域のない集積回
路が得られる。また配線工程後のセル列長の均一化が図
られている。
を、論理セル上の通過配線可能領域で吸収できるように
論理セルを配置することにより、無効領域のない集積回
路が得られる。また配線工程後のセル列長の均一化が図
られている。
本発明は上記実施例に限られるものではなく、その趣旨
を逸脱しない範囲で種々変形して実施することができ
る。
を逸脱しない範囲で種々変形して実施することができ
る。
第１図は本発明の一実施例による論理集積回路のレイア
ウトを示す図、第２図は従来の論理集積回路のレイアウ
トを示す図、第３図は本発明の手順を説明するための図
である。 １…チップ基板、２…セル列、３…スルーセル、４…通
過配線可能領域。
ウトを示す図、第２図は従来の論理集積回路のレイアウ
トを示す図、第３図は本発明の手順を説明するための図
である。 １…チップ基板、２…セル列、３…スルーセル、４…通
過配線可能領域。
Claims (1)
- 【請求項１】半導体基板に複数の論理セルを配置してそ
れぞれ複数の論理セルからなるセル列を複数列形成し、
各論理セル間を配線することにより所望の論理回路動作
を実現するに際し、前記複数の論理セルの配置を下記の
手順により行なうことを特徴とする半導体論理集積回路
の論理セル配置方法。 記 論理セルを初期配置することにより形成される各セ
ル列毎の通過配線の本数Ｎを算出する。 各セル列毎に、配置されている論理セル毎に保有す
る配線可能領域の和の本数m1を求める。 各セル列の長さを求め、セル例長の差による通過可
能領域の本数m2を算出する。 各セル列毎に、 （m1＋m2）−Ｎ＝Ｋ を求める。 Ｋ＜０のセル列がなくなるように、隣接するセル列
間で論理セルの入替えを行なう。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61039527A JPH0763074B2 (ja) | 1986-02-25 | 1986-02-25 | 半導体論理集積回路の論理セル配置方法 |
| US06/945,854 US4839821A (en) | 1986-02-25 | 1986-12-23 | Automatic cell-layout arranging method and apparatus for polycell logic LSI |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61039527A JPH0763074B2 (ja) | 1986-02-25 | 1986-02-25 | 半導体論理集積回路の論理セル配置方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62198133A JPS62198133A (ja) | 1987-09-01 |
| JPH0763074B2 true JPH0763074B2 (ja) | 1995-07-05 |
Family
ID=12555515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61039527A Expired - Fee Related JPH0763074B2 (ja) | 1986-02-25 | 1986-02-25 | 半導体論理集積回路の論理セル配置方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4839821A (ja) |
| JP (1) | JPH0763074B2 (ja) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1986
- 1986-02-25 JP JP61039527A patent/JPH0763074B2/ja not_active Expired - Fee Related
- 1986-12-23 US US06/945,854 patent/US4839821A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62198133A (ja) | 1987-09-01 |
| US4839821A (en) | 1989-06-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |