JPH0252468A - 半導体装置 - Google Patents
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- JPH0252468A JPH0252468A JP63204397A JP20439788A JPH0252468A JP H0252468 A JPH0252468 A JP H0252468A JP 63204397 A JP63204397 A JP 63204397A JP 20439788 A JP20439788 A JP 20439788A JP H0252468 A JPH0252468 A JP H0252468A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7815—Vertical DMOS transistors, i.e. VDMOS transistors with voltage or current sensing structure, e.g. emulator section, overcurrent sensing cell
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/0601—Structure
- H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野）
この発明は半導体基板上に複数の電極を有する半導体装
置に関するものである。
置に関するものである。
第３図は従来の複数の電極を有りる半導体装置の一例と
して、電流検出用ソース電極を右する半導体装置を示す
平面図である。同図に４３いて、１８は出力用ソース電
極の外部接続用ポンディングパッド部、２８は電流検出
用ソース電極の外部接続用ポンディングパッド部、３ａ
はゲート電極の外部接続用ポンディングパッド部、４は
ガラスコート、５は絶縁膜、７はゲート電極接続用アル
ミ配線層である。上記した外部接続用ポンディングパッ
ド部１８．２８．３ａ上で直接ワイヤボンディングが行
われる。
して、電流検出用ソース電極を右する半導体装置を示す
平面図である。同図に４３いて、１８は出力用ソース電
極の外部接続用ポンディングパッド部、２８は電流検出
用ソース電極の外部接続用ポンディングパッド部、３ａ
はゲート電極の外部接続用ポンディングパッド部、４は
ガラスコート、５は絶縁膜、７はゲート電極接続用アル
ミ配線層である。上記した外部接続用ポンディングパッ
ド部１８．２８．３ａ上で直接ワイヤボンディングが行
われる。
第４図は第３図の半導体装置の１−１断面図である。同
図に示すＪ：うに、ｒ）”ｌｔ板１０上にｎエピタキシ
ャル層１１を形成し、この日 エピタキシャル層１１の
上層部に多数のｐ＋拡散層１２を形成している。各ｐ＋
拡散層１２の上層部には２つずつｎ＋拡散層１３が形成
されており、隣接するｐ＋拡散層１２間には周囲を絶縁
膜１４で覆われたポリシリコンゲート１５が形成されて
いる。
図に示すＪ：うに、ｒ）”ｌｔ板１０上にｎエピタキシ
ャル層１１を形成し、この日 エピタキシャル層１１の
上層部に多数のｐ＋拡散層１２を形成している。各ｐ＋
拡散層１２の上層部には２つずつｎ＋拡散層１３が形成
されており、隣接するｐ＋拡散層１２間には周囲を絶縁
膜１４で覆われたポリシリコンゲート１５が形成されて
いる。
このポリシリコンゲート１５は第３図で示した外部接続
用ポンディングパッド部３ａにアルミ配線層７を介して
電気的接続される。
用ポンディングパッド部３ａにアルミ配線層７を介して
電気的接続される。
また、外部接続用ポンディングパッド部２ａにおいては
、電流検出用ソース電極２が絶縁膜１４を含むｎ−エピ
タキシャル層１１上に形成され直下（７） ｐ” 拡ｒ
ｌ１ｍ ｌ ２ 、 ｎ ” 拡ｒｌｌＩ １３１．：
’ｍ気的ＩＩＦ続される。一方、他の領域においてＡ、
Ｘ−Ｓ＋等により出力用ソース電極１が形成され直下の
ｐ＋拡散層１２．ｎ＋拡散層１３に電気的接続される。
、電流検出用ソース電極２が絶縁膜１４を含むｎ−エピ
タキシャル層１１上に形成され直下（７） ｐ” 拡ｒ
ｌ１ｍ ｌ ２ 、 ｎ ” 拡ｒｌｌＩ １３１．：
’ｍ気的ＩＩＦ続される。一方、他の領域においてＡ、
Ｘ−Ｓ＋等により出力用ソース電極１が形成され直下の
ｐ＋拡散層１２．ｎ＋拡散層１３に電気的接続される。
この出力用ソース電極１は第３図で示した外部接続用ポ
ンディングパッド部１ａに電気的接続されている。ぞし
て、ガラスコー１〜４がこの出力用ソース電極１を覆う
と共に、電流検出用ソース電極２どの絶縁分離を果たし
ている。このガラスコート４は第１図で示すＪ：うに、
各外部接続用ポンディングパッド部１ ａ、２ａ、３ａ
１絶縁膜５、アルミ配線層７以外の領域を覆っている。
ンディングパッド部１ａに電気的接続されている。ぞし
て、ガラスコー１〜４がこの出力用ソース電極１を覆う
と共に、電流検出用ソース電極２どの絶縁分離を果たし
ている。このガラスコート４は第１図で示すＪ：うに、
各外部接続用ポンディングパッド部１ ａ、２ａ、３ａ
１絶縁膜５、アルミ配線層７以外の領域を覆っている。
なお、１７はＭＯ８ＦＥＴセルを示し、１Ｂはドレイン
電極である。
電極である。
このような構成において、動作時にポリシリコンゲート
５に正の電圧を印加し、各ＭＯ８ＦＥＴセル１７のチャ
ネル領域であるポリシリコンゲート１５下のｐ＋拡ｒ１
１．層１２をｒ）型に反転させることで、電流をドレイ
ン？１ｌｌｉ極１８からｎ＋Ｗ板１０゜ｎ−エピタキシ
ャル層１１．各ＭＯ８ＦＥＴセル１７のチャネル領域及
びｎ＋拡散層１３を介して出力用ソース電極１及び電流
検出用ソース電極２に流している。
５に正の電圧を印加し、各ＭＯ８ＦＥＴセル１７のチャ
ネル領域であるポリシリコンゲート１５下のｐ＋拡ｒ１
１．層１２をｒ）型に反転させることで、電流をドレイ
ン？１ｌｌｉ極１８からｎ＋Ｗ板１０゜ｎ−エピタキシ
ャル層１１．各ＭＯ８ＦＥＴセル１７のチャネル領域及
びｎ＋拡散層１３を介して出力用ソース電極１及び電流
検出用ソース電極２に流している。
各ＭＯ８ＦＦＴセル１７を流れる電流量は一定であるこ
とから、出力用ソース１ＩｆｉｉとＮ流検出用ソース電
極２にそれぞれ流れる電流量の比は、出力用ソース電極
１と電流検出用ソース電極２にそれぞれ接続されている
ＭＯ８ＦＥＴセル１７の数の比に等しい。従って、電流
検出用ソース電極２より得られる電流量より出力用ソー
ス電極１を流れる電流量を容易に口出することができる
。
とから、出力用ソース１ＩｆｉｉとＮ流検出用ソース電
極２にそれぞれ流れる電流量の比は、出力用ソース電極
１と電流検出用ソース電極２にそれぞれ接続されている
ＭＯ８ＦＥＴセル１７の数の比に等しい。従って、電流
検出用ソース電極２より得られる電流量より出力用ソー
ス電極１を流れる電流量を容易に口出することができる
。
電流検出用ソース電極を有する従来の半導体装置は以上
のように構成されており、電流検出用ソース電極２を流
れる電流を大きくとると、その分出力用ソース電１！！
１を流れる電流量を削減することになる。
のように構成されており、電流検出用ソース電極２を流
れる電流を大きくとると、その分出力用ソース電１！！
１を流れる電流量を削減することになる。
従って、電流検出用ソース電極２に接続されるＭＯ３Ｆ
ＥＴセル１７の数は電流量検出が可能な範囲において、
少なくする方が望ましい。
ＥＴセル１７の数は電流量検出が可能な範囲において、
少なくする方が望ましい。
しかし４′Ｋがら、電流検出用ソース電極２に接続され
るＭＯ８ＦＥＴセル１７の数を少なくすると、電流検出
用ソース電極２の形成面積が狭くなり、十分な広さの外
部接続用ポンディングパッド部２ａを確保できなくなる
。このため、通常のパワー半導体素子に用いる３００μ
ｍφ程度のＡＩワイヤを使用すると、ワイヤボンディン
グが困難になるという問題点があった。また、電流検出
用ソース電極２の外部接続用ポンディングパッド部２ａ
は大電流を流す必要がないため、このポンディングパッ
ド部２ａのみ径の細い金ワイヤを使用することも考えら
れるが、ポンディングパッド部２ａへのワイヤボンディ
ングのみ径の細いワイヤを使用すると作業性が低下する
という別の問題点を生じてしまう。
るＭＯ８ＦＥＴセル１７の数を少なくすると、電流検出
用ソース電極２の形成面積が狭くなり、十分な広さの外
部接続用ポンディングパッド部２ａを確保できなくなる
。このため、通常のパワー半導体素子に用いる３００μ
ｍφ程度のＡＩワイヤを使用すると、ワイヤボンディン
グが困難になるという問題点があった。また、電流検出
用ソース電極２の外部接続用ポンディングパッド部２ａ
は大電流を流す必要がないため、このポンディングパッ
ド部２ａのみ径の細い金ワイヤを使用することも考えら
れるが、ポンディングパッド部２ａへのワイヤボンディ
ングのみ径の細いワイヤを使用すると作業性が低下する
という別の問題点を生じてしまう。
この発明は上記のような問題点を解決するためになされ
たもので、半導体基板内の活性層との接続状態に関係な
く、十分な広さのワイヤボンディング領域を確保するこ
とのできる電極を有する半導体装置を得ることを目的と
する。
たもので、半導体基板内の活性層との接続状態に関係な
く、十分な広さのワイヤボンディング領域を確保するこ
とのできる電極を有する半導体装置を得ることを目的と
する。
この発明にかかる半導体装置は、半導体基板−ヒに複数
の電極を有し、前記複数の電極のうち、少なくと−し１
つの電極が絶縁膜を介して他の電極」ニに形成される。
の電極を有し、前記複数の電極のうち、少なくと−し１
つの電極が絶縁膜を介して他の電極」ニに形成される。
この発明におりる少なくどし１つの電極は、他の７Ｅｌ
上に絶縁膜を介して形成されるため、この電極は半導体
基板上に直接形成される電極領域に加え、上記した他の
？ｆ２１４上の電極領域をワイＡ７ボンデイングパツド
領域とすることができる。。
上に絶縁膜を介して形成されるため、この電極は半導体
基板上に直接形成される電極領域に加え、上記した他の
？ｆ２１４上の電極領域をワイＡ７ボンデイングパツド
領域とすることができる。。
第１図はこの発明の一実施例である電流検出用ソース電
極を右する半導体装置を示Ｊ断面図である。この断面図
は、従来の第３図のＩ−Ｉ断面図に相当する。１１１図
に示づ−ように、少数（図中２つ）のＭＯ３Ｆ［ＥＴセ
ル１７上に第１の電流検出用ソース電極材２０が形成さ
れ、その他のＭ ＯＳ Ｆ ＥＴセル１７上には出力用
ソース電極１が形成されている。ざらに、第２の電流検
出用ソース電極月２１が第１の電流検出用ソース電極材
２０上に積層されるとともに、ポンディングパッド部り
ａ内において、絶縁膜６を介して出力用ソース電極１上
にも形成されている。この絶縁膜６は第１の電流検出用
ソース電極材２０と出力用ソース電極１間にし形成され
、両者１．２０を絶縁分離している。他の構成は従来と
同じであるため説明は省略でる。
極を右する半導体装置を示Ｊ断面図である。この断面図
は、従来の第３図のＩ−Ｉ断面図に相当する。１１１図
に示づ−ように、少数（図中２つ）のＭＯ３Ｆ［ＥＴセ
ル１７上に第１の電流検出用ソース電極材２０が形成さ
れ、その他のＭ ＯＳ Ｆ ＥＴセル１７上には出力用
ソース電極１が形成されている。ざらに、第２の電流検
出用ソース電極月２１が第１の電流検出用ソース電極材
２０上に積層されるとともに、ポンディングパッド部り
ａ内において、絶縁膜６を介して出力用ソース電極１上
にも形成されている。この絶縁膜６は第１の電流検出用
ソース電極材２０と出力用ソース電極１間にし形成され
、両者１．２０を絶縁分離している。他の構成は従来と
同じであるため説明は省略でる。
このにうに構成することで、第１の電流検出用ソース電
極ｔ４２０に接続されるＭＯ３ＦＥＴセル１７の数を少
なくしても、第１及び第２の電流検出用ソース電極材２
０．２１により電流検出用ソース電極２を形成すること
で、十分な大きさのワイヤボンディング部２ａを確保す
ることができる。
極ｔ４２０に接続されるＭＯ３ＦＥＴセル１７の数を少
なくしても、第１及び第２の電流検出用ソース電極材２
０．２１により電流検出用ソース電極２を形成すること
で、十分な大きさのワイヤボンディング部２ａを確保す
ることができる。
従って、電流検出用ソース電極材２０を設けることによ
る出力用ソース電極１を流れる電流量の減少を最小限に
抑えるとともに、十分な広さのワイヤボンディング領域
を確保できる。
る出力用ソース電極１を流れる電流量の減少を最小限に
抑えるとともに、十分な広さのワイヤボンディング領域
を確保できる。
また、第２の電流検出用ソース電極材２１を第１の電流
検出用ソース電極材２０上あるいは絶縁膜６を介して出
力用ソース″市極１上に形成することで電極材料の厚み
が増すため、ボンディング時における活性層（ｐ＋拡散
層１２．ｎ＋拡散層１３）へのダメージを軽減させる効
果もある。この効果は、第２の？ｆｉ流検出用ソース電
極月２１どしてΔＡ−８ｉ、にり柔かいＡｉ等を用いる
ことでざらに向上づる。また、ＡＩはＡｌ−５；より伝
導率が高いという利点も有している。
検出用ソース電極材２０上あるいは絶縁膜６を介して出
力用ソース″市極１上に形成することで電極材料の厚み
が増すため、ボンディング時における活性層（ｐ＋拡散
層１２．ｎ＋拡散層１３）へのダメージを軽減させる効
果もある。この効果は、第２の？ｆｉ流検出用ソース電
極月２１どしてΔＡ−８ｉ、にり柔かいＡｉ等を用いる
ことでざらに向上づる。また、ＡＩはＡｌ−５；より伝
導率が高いという利点も有している。
なお、この実施例では、電流検出用ソース電極の構造を
改良した崖導体装置について述べたが、第２図に示すよ
うにゲート電極３の構造を改良づ゛ることも考えられる
。第２図に示すように少数（図中１つ）のポリシリコン
ゲート１５上に第１のゲート電極材３０が形成されるこ
とでポリシリコンゲート１５と電気的接続されている。
改良した崖導体装置について述べたが、第２図に示すよ
うにゲート電極３の構造を改良づ゛ることも考えられる
。第２図に示すように少数（図中１つ）のポリシリコン
ゲート１５上に第１のゲート電極材３０が形成されるこ
とでポリシリコンゲート１５と電気的接続されている。
そして、第２のゲート電極材３１が第１のゲート電極材
３０上に積層されると共に、ポンディングパッド部り０
ａ内において、絶縁膜６を介して出力用ソース電極１上
に形成される。他の構成は第１図と同様である。このよ
うに構成することで、ポリシリコンゲート１５との電気
的接続箇所が少くとも、十分なワイヤボンディング領域
を有するゲート電極３が形成できる。
３０上に積層されると共に、ポンディングパッド部り０
ａ内において、絶縁膜６を介して出力用ソース電極１上
に形成される。他の構成は第１図と同様である。このよ
うに構成することで、ポリシリコンゲート１５との電気
的接続箇所が少くとも、十分なワイヤボンディング領域
を有するゲート電極３が形成できる。
また、ＭＯＳＦＥＴに限らずバイポーラトランジスタや
ｌ Ｇ Ｂ Ｔ等の他の種類の半導体装置について゛し
、基板表面に複数の電極を有するものであれば広くこの
発明を適用することかできる。
ｌ Ｇ Ｂ Ｔ等の他の種類の半導体装置について゛し
、基板表面に複数の電極を有するものであれば広くこの
発明を適用することかできる。
〔発明の効果］
以上説明したように、この発明によれば、電極の一部を
、他の゛上極−ヒに絶縁ｎ９を介して形成することで、
半導体基板上に直）＆形成される電極領域に加え、上記
した他の電極上の電極領域をワイヤポンディングパッド
領域とづることができるため、この電極は、半導体基板
内の活性層との接続状態に関係なく十分な広さのワイヤ
ボンディング領域を形成することができる効果がある。
、他の゛上極−ヒに絶縁ｎ９を介して形成することで、
半導体基板上に直）＆形成される電極領域に加え、上記
した他の電極上の電極領域をワイヤポンディングパッド
領域とづることができるため、この電極は、半導体基板
内の活性層との接続状態に関係なく十分な広さのワイヤ
ボンディング領域を形成することができる効果がある。
第１図はこの発明の一実施例である半導体装置を示す断
面図、第２図はこの発明の他の実施例である半導体装置
を示す断面図、第３図は従来の半導体装置を示寸平面図
、第４図は第３図の半導体装置のｉ−Ｉ断面図である。 図において、１は出ツノ用ソース電極、２は電流検出用
ソース電極、６は絶縁膜、２０は第１の電流検出用ソー
ス電極材、２１は第２の電流検出用ソース電極材である
。 なお、各図中同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 第 図 ａ ａ 手続補正書（自発） 平成 ≠抑 １年 ５月 ８日 ２、発明の名称 半導体装置 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社代表者 志 岐
守 哉 ４、代理人 ５、補正の対象 明細書の［発明の詳細な説明の欄」並びに図面の第１図
、第３図及び第４図 ６、補正の内容 （１） 明細書第２頁第１行ないし第２行の「４はガ
ラスコート、５は絶縁膜１を、［５はゲート・ソース間
絶縁部、６は絶縁膜］に訂正する。 （２） 明ｍ書第２頁第９行、同第１０行、同第１２
ｔｌ、同第２０行、第３頁第２行ないし第３行。 同第１７行及び第８頁第２行の「ｐ＋拡散層１２」を、
［ｐ−拡散層１２」に訂正する。 （３） 明細書第３頁第１０行ないし第１１行の［上
層部には２つずつ］を［内部には１に訂正する。 （４） 明細書第３頁第１４の「ガラスコート４」を
、［絶縁１！ｉ！６Ｊに訂正する。 （５） 明細書第３頁第８行ないし第１１行の［この
ガラスコート４は・・・覆っている。」を削除する。 （６） 明細書第３頁第１４行ないし第１５行の「ポ
リシリコンゲート５」を、「ポリシリコンゲート１５」
に訂正する。 （１） 明細書第４頁第１行の「及び」を、「または
１に訂正する。 （８） 明細書筒Ｅ３頁第１７行のｒ３０ａｌ゛を、
ｒ３ａｌに訂正り“る。 （９） 明細書第８頁第１９行ないし第９頁第２行の
［ポリシリコンゲート１５との・・・形成できる。 」を、［ボンゲイングパッド部りａ内にす、ＭＯＳ Ｆ
Ｅ Ｔヒルを形成することが可能となるとともに、ゲ
ート抵抗を減少さぼることにもつながる。−１に訂正す
る。 （１０）図面の第１図、第３図および第４図を別紙の通
り補正する。 以上 第 図 ａ Ｎ！−〇
面図、第２図はこの発明の他の実施例である半導体装置
を示す断面図、第３図は従来の半導体装置を示寸平面図
、第４図は第３図の半導体装置のｉ−Ｉ断面図である。 図において、１は出ツノ用ソース電極、２は電流検出用
ソース電極、６は絶縁膜、２０は第１の電流検出用ソー
ス電極材、２１は第２の電流検出用ソース電極材である
。 なお、各図中同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 第 図 ａ ａ 手続補正書（自発） 平成 ≠抑 １年 ５月 ８日 ２、発明の名称 半導体装置 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社代表者 志 岐
守 哉 ４、代理人 ５、補正の対象 明細書の［発明の詳細な説明の欄」並びに図面の第１図
、第３図及び第４図 ６、補正の内容 （１） 明細書第２頁第１行ないし第２行の「４はガ
ラスコート、５は絶縁膜１を、［５はゲート・ソース間
絶縁部、６は絶縁膜］に訂正する。 （２） 明ｍ書第２頁第９行、同第１０行、同第１２
ｔｌ、同第２０行、第３頁第２行ないし第３行。 同第１７行及び第８頁第２行の「ｐ＋拡散層１２」を、
［ｐ−拡散層１２」に訂正する。 （３） 明細書第３頁第１０行ないし第１１行の［上
層部には２つずつ］を［内部には１に訂正する。 （４） 明細書第３頁第１４の「ガラスコート４」を
、［絶縁１！ｉ！６Ｊに訂正する。 （５） 明細書第３頁第８行ないし第１１行の［この
ガラスコート４は・・・覆っている。」を削除する。 （６） 明細書第３頁第１４行ないし第１５行の「ポ
リシリコンゲート５」を、「ポリシリコンゲート１５」
に訂正する。 （１） 明細書第４頁第１行の「及び」を、「または
１に訂正する。 （８） 明細書筒Ｅ３頁第１７行のｒ３０ａｌ゛を、
ｒ３ａｌに訂正り“る。 （９） 明細書第８頁第１９行ないし第９頁第２行の
［ポリシリコンゲート１５との・・・形成できる。 」を、［ボンゲイングパッド部りａ内にす、ＭＯＳ Ｆ
Ｅ Ｔヒルを形成することが可能となるとともに、ゲ
ート抵抗を減少さぼることにもつながる。−１に訂正す
る。 （１０）図面の第１図、第３図および第４図を別紙の通
り補正する。 以上 第 図 ａ Ｎ！−〇
Claims (1)
- （１）半導体基板上に複数の電極を有する半導体装置に
おいて、 前記複数の電極のうち、少なくとも１つの電極が絶縁膜
を介して他の電極上に形成されることを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63204397A JPH0252468A (ja) | 1988-08-17 | 1988-08-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63204397A JPH0252468A (ja) | 1988-08-17 | 1988-08-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0252468A true JPH0252468A (ja) | 1990-02-22 |
Family
ID=16489865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63204397A Pending JPH0252468A (ja) | 1988-08-17 | 1988-08-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0252468A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0394472A (ja) * | 1989-09-06 | 1991-04-19 | Matsushita Electron Corp | 縦型ｍｏｓ電界効果トランジスタ |
| JP2002314086A (ja) * | 2001-04-13 | 2002-10-25 | Sanyo Electric Co Ltd | Ｍｏｓｆｅｔ |
| JP2009105177A (ja) * | 2007-10-23 | 2009-05-14 | Shindengen Electric Mfg Co Ltd | 半導体装置 |
| JP2009194330A (ja) * | 2008-02-18 | 2009-08-27 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| WO2020250869A1 (ja) * | 2019-06-14 | 2020-12-17 | 日立オートモティブシステムズ株式会社 | 半導体装置 |
| EP3817039A4 (en) * | 2019-02-07 | 2021-12-08 | Fuji Electric Co., Ltd. | SEMICONDUCTOR COMPONENT |
| JP2022527399A (ja) * | 2019-04-11 | 2022-06-01 | ウルフスピード インコーポレイテッド | 作用面積を増加させたトランジスタ半導体ダイ |
-
1988
- 1988-08-17 JP JP63204397A patent/JPH0252468A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2020250869A1 (ja) * | 2019-06-14 | 2020-12-17 | 日立オートモティブシステムズ株式会社 | 半導体装置 |
| JP2020205298A (ja) * | 2019-06-14 | 2020-12-24 | 日立オートモティブシステムズ株式会社 | 半導体装置 |
| US20220359694A1 (en) * | 2019-06-14 | 2022-11-10 | Hitachi Astemo, Ltd. | Semiconductor device |
| EP3985716A4 (en) * | 2019-06-14 | 2023-06-28 | Hitachi Astemo, Ltd. | Semiconductor device |
| US11855166B2 (en) | 2019-06-14 | 2023-12-26 | Hitachi Astemo, Ltd. | Semiconductor device including sub-cell disposed at chip center |
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