JP2020205298A - 半導体装置 - Google Patents

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Abstract

【課題】副セル用のボンディングバッド配線層の面積分だけ、主電流セルの面積が小さくなる課題があった。【解決手段】電流検知セル２２のソース電極９ｂは、層間絶縁膜１０上に形成されたボンディングパッド配線層１２と配線層コンタクト１１を通じて電気的に接続されている。また、ボンディングパッド配線層１２は、主電流セル２１のソース電極９ａに対して層間絶縁膜１０を介してソース電極９ａの一部を覆って形成されている。これにより、ソース電極９ｂを小型化でき、ソース電極９ｂのサイズを電流検知セル２２のサイズと略等しくできる。この結果、電流検知セル２２と主電流セル２１を近接して配置することができる。【選択図】図１

Description

本発明は、半導体装置に関する。
半導体装置において、主電流セルと、副セル（例えば、電流検知セル）とを同一基板に配置した構造が知られている。特許文献１には、主電流セルと電流検知セルを同一基板に配置したＭＯＳＦＥＴ型の半導体装置であって、電流検知セルの上部には、電流検知セルに接続される電流検知用ボンディングパッド配線層が形成され、電流検知用ボンディングパッド配線層が形成されている領域を除いた領域に、主電流セルに接続されるソースパッド配線層が形成されている。
国際公開ＷＯ２０１１/１６１７２１号公報
特許文献１に記載の技術では、副セル用のボンディングバッド配線層の面積分だけ、主電流セルの面積が小さくなる課題があった。
本発明による半導体装置は、第１主表面及び第２主表面を有する半導体基板と、前記半導体基板に形成され、前記第１主表面に形成された第１電極と、前記第２主表面に形成された第２電極を含む主電流セルと、前記第１主表面に形成され、前記半導体基板に対して前記第１電極と同じ高さの位置に形成された第３電極を含む副セルと、前記第３電極に接続され、前記第１電極に対して層間絶縁膜を介して前記第１電極の一部を覆って形成される第１ボンディングパッド配線層と、前記第１ボンディングパッド配線層に接続される第１ボンディングパッド部とを備える。
本発明によれば、副セル用のボンディングバッド配線層の面積によらず、主電流セルの面積を大きくすることができる。
第１の実施形態に係る半導体装置の断面図である。 第１の実施形態に係る半導体装置の平面図である。 第２の実施形態に係る半導体装置の断面図である。 第３の実施形態に係る半導体装置の平面図である。 第３の実施形態に係る半導体装置の断面図である。 電流検知セルの接合温度分布を示す図である。 第４の実施形態に係る半導体装置の平面図である。 第４の実施形態に係る半導体装置の断面図である。 第４の実施形態に係る半導体装置の断面図である。
以下、図面を参照して本発明の実施形態を説明する。実施形態では、半導体装置の一例として、電流検知素子を内蔵したｎ型チャネル炭化珪素ＭＯＳＦＥＴを主とした電力用半導体装置を用いて説明する。なお、各図面において同一の構成部分については同一の符号を付して、重複する説明は省略する。
［第１の実施形態]
図１は、第１の実施形態の半導体装置の断面図を、図２は平面図を示す。なお、図１は図２における破線Ａ−Ａ’の断面図である。
図１に示すように、炭化珪素半導体基板（以下、半導体基板と称する）４０には、ｎ型のドリフト領域２と、ドリフト領域２よりも高い不純物濃度をもつｎ型のドレイン領域１とが形成され、半導体基板４０の裏面には、金属層からなるドレイン電極１３が形成されている。一方、ドリフト領域２上には主電流セル２１と、電流検知セル２２と、主電流セル２１及び電流検知セル２２の電流を制御するゲート制御電極１４（図２参照）とが配置されている。
図１に示すように、主電流セル２１は、ドリフト領域２上の一部に形成されたＰウエル領域３ａと、Ｐウエル領域３ａ上の一部に形成されたソース領域４ａと、ソース領域４ａに隣接して半導体基板４０上に形成されたゲート酸化膜５とゲート電極６と、Ｐウエル領域３ａとソース領域４ａに電気的に接続されたコンタクト８と、コンタクト８に接続されたソース電極９ａで構成されている。ここで、ドレイン電極１３に、ソース電極９ａに対して正の電圧を加え、ソース電極９ａに対して、ゲート電極６に正の電圧を加えると、主電流セル２１にはドレイン電極１３からソース電極９ａに電流が流れる。
また、電流検知セル２２は、ドリフト領域２上の一部に形成されたＰウエル領域３ｂと、Ｐウエル領域３ｂ上の一部に形成されたソース領域４ｂと、ソース領域４ｂに隣接して半導体基板４０上に形成されたゲート酸化膜５とゲート電極６と、Ｐウエル領域３ｂとソース領域４ｂに電気的に接続されたコンタクト８と、コンタクト８に接続されたソース電極９ｂで構成されている。
電流検知セル２２のソース電極９ｂは、層間絶縁膜１０上に形成されたボンディングパッド配線層１２と配線層コンタクト１１を通じて電気的に接続されている。また、ボンディングパッド配線層１２は、主電流セル２１のソース電極９ａに対して層間絶縁膜１０を介してソース電極９ａの一部を覆って形成されている。
電流検知セル２２に接続されたボンディングパッド配線層１２上には、電気的に接続されたボンディングパッド部３２が形成されている。このため、電流検知セルには、ゲート電極６に電圧を加えた時に、ドレイン電極１３からソース電極９ｂを通じて、ボンディングパッド部３２に検知電流が流れる。ボンディングパッド部３２にはボンディングワイヤが一体的に設けられている。
また、主電流セル２１に接続されたソース電極９ａ上の層間絶縁膜１０の一部が開孔され、ソース電極９ａの一部上にボンディングパッド部３１が形成されている。このため、主電流セルには、ドレイン電極１３からソース電極９ａを通じて、ボンディングパッド部３１に主電流が流れる。ボンディングパッド部３１にはボンディングワイヤが一体的に設けられている。
ここで、図示省略したが、主電流セル２１のゲート電極６と電流検知セル２２のゲート電極６は、ゲート電極６を構成するポリシリコン層等で電気的に接続されて、ゲート制御電極１４を介して、ゲート用のボンディングパッド部に接続されている。
主電流セル２１のソース電極９ａと電流検知セル２２のソース電極９ｂの電位を等しくした時、電流検知セル２２に流れる電流は、主電流セル２１に流れる電流に対して、その平面上の面積比に略等しい一定の比率の電流センス比率となる。電流センス比率は、一般に１：１０００〜１：５００００程度に設定されるが、例えば電流センス比率が１：１００００で、主電流セルの基板平面上の面積を１６ｍｍ２とした場合、電流検知セルの基板平面上の面積は１６００μｍ２となる。この面積は、半導体装置のボンディングパッド部３２の接続に必要なボンディングパッド領域の面積である４００ｘ４００μｍ2と比べると、２桁小さい。このため、図２に示すように、ボンディングパッド部３２が接続されるボンディングパッド配線層１２の基板平面上の面積は、電流検知セル２２及びソース電極９ｂの面積よりも大きくなる。電流検知セル２２のソース電極９ｂと主電流セル２１のソース電極９ａ上の一部を覆ってボンディングパッド配線層１２を設けることで、ソース電極９ｂを小型化でき、ソース電極９ｂのサイズを電流検知セル２２のサイズと略等しくできる。この結果、電流検知セル２２と主電流セル２１を近接して配置することができる。
これにより、電流検知セル２２を設けることで、主電流セル２１の面積が小さくなってオン抵抗が増大することや、チップサイズ増大によるチップコストが増大することを抑えることができる。なお、従来構造と比べて、ボンディングパッド配線層１２を形成することによるウエハの製造コストは増大するが、珪素半導体基板のコストは全体コストに占める割合が比較的大きい。このため、チップサイズの増大を抑えて、ウエハ１枚のチップ取得数が多くできる本構造の方が、従来構造よりもチップコストを低減することができる。
また、電流検知セル２２を主電流セル２１と隣接して配置できるために、従来構造に比べて、電流検知セル２２の動作時の素子温度を、主電流セル２１の動作時の平均的な素子温度と近づけることができる。素子の電流量は温度に依存するために、温度差が生じると、電流検知セル２２と主電流セル２１の電流センス比率が変わってしまうため、本構造により、電流検知における電流精度をより高めることができる。
さらに、電流検知セル２２を主電流セル２１と隣接して配置できるので、ソース電極９ａ、９ｂから離れた領域にＰウエル領域３ａ、３ｂが形成されない。このため、素子がオン状態からオフ状態にスイッチングする時に、電流検知セルに変位電流が発生するのを抑えることができ、電流検知セルのノイズ電流を抑えることができる。
［第２の実施形態]
図３は、第２の実施形態の半導体装置の断面図を示す。図３は、図２における破線Ａ−Ａ’の断面図である。なお、図１に示した第１の実施形態における断面図と同一の個所には同一の符号を付してその説明を省略する。
第１の実施形態における図１との相違点は、主電流セル２１に接続されるソース電極９ａ上の一部にボンディングパッド配線層１５が形成されて、その上にボンディングパッド部３１が形成されている点にある。ソース電極９ａ、９ｂはアルミで形成されて、ボンディングパッド配線層１５はボンディングパッド配線層１２と同様にメッキ法で形成された銅やニッケル等の金属で形成されている。従来構造であるアルミ金属で形成されたソース電極９ａ、９ｂ上にアルミ金属ボンディングパッド部を形成する場合と比べて、ボンディングパッド配線層の材料を銅などのボンディングパッド部に対して最適に選択することができ、ボンディングパッド部の信頼性をより高めることができる。
［第３の実施形態]
図４は、第３の実施形態の半導体装置の平面図を、図５は断面図を示す。なお、図５は図４における破線Ｂ−Ｂ’の断面図である。なお、図１、図２に示した第１の実施形態における断面図、平面図と同一の個所には同一の符号を付してその説明を省略する。
第１の実施形態と相違する点は、図４に示すように電流検知セル２２はボンディングパッド配線層１２下になく、よりチップ中心に近い位置に配置されている点にある。また、図５に示すように電流検知セル２２とボンディングパッド配線層１２は、ソース電極９ｂと引き回し配線層１６を介して接続されている。なお、引き回し配線層１６上に絶縁膜１７を形成することにより、主電流セル２１のソース電極９ａに接続されるワイヤボンディングが近接配置された場合の電気的ショートを防いでいる。
本実施形態によれば、第１の実施形態と比べて、電流検知セルのチップ内の配置位置をボンディング配線の配置位置に制約されることなく、自由に配置することができる。
図６は、電流検知セルの接合温度分布を示す図であり、図２の破線α―α’、図４の破線β―β’における主電流セル２１及び電流検知セル２２の接合温度の分布を示す。横軸は半導体装置上の距離を、縦軸は素子動作時の接合温度を表す。
主電流セル２１及び電流検知セル２２の動作時の単位面積あたりの電力密度が均一な場合、主電流セル２１の接合温度は、図６に示すように、二次関数で近似でき、チップ中心位置で最大となり、周辺部で最低となる。図６の位置Ａは、第１の実施形態の図２に示す位置に電流検知セル２２が位置している場合を示す。図６の位置Ｂは、第３の実施形態の図４に示す位置に電流検知セル２２が位置している場合を示す。図４に示す位置に、すなわち、主電流セル２１と電流検知セル２２に電流が流れた時の、主電流セル２１の平均温度と電流検知セル２２の温度が略等しくなるように、電流検知セル２２が配置される。これにより、第１の実施形態と比べて、電流検知セル２２の動作時の素子温度を、主電流セル２１の動作時の平均的な素子温度とより近づけることができ、電流検知における電流精度をさらに高めることができる。このように、ボンディングパッド配線層１２は、主電流セル２１の端部に配置し、引き回し配線層１６を介して電流検知セル２２を主電流セル２１の任意の最適な位置に配置することができる。
また、電流検知セル２２をチップの最大温度となる、主電流セル２１の中心部に配置することもできる。これにより、電流検知セル２２のオン抵抗や、電流検知セル２２の寄生ダイオードの順方向電圧を検出することで、高精度にチップの最高温度の検知が可能となる。
［第４の実施形態]
図７は、第４の実施形態の半導体装置の平面図を、図８は、図７における破線Ｃ−Ｃ’の断面図を、図９は、図７における破線Ｄ−Ｄ’の断面図を示す。なお、図１、図２に示した第１の実施形態における断面図、平面図と同一の個所には同一の符号を付してその説明を省略する。
第１の実施形態では、図２に示すように、ゲート制御電極１４はボンディングパッド領域となっていて、ゲート制御電極１４上にボンディングパッド部が接続される。これに対して、本実施形態では、図７、８、９に示すように、ゲート制御電極１４は、ゲート制御電極１４上の層間絶縁膜１０上に形成されたボンディングパッド配線層１９と配線層コンタクト１８を介して接続されている。図８は、主電流セルのゲートに接続されるゲート電極６の配線層を、図９は、コンタクト８とソース領域４ａの配線層を示す。ゲート制御電極１４の平面上の面積はボンディングパッド配線層１９の面積と比べて小さく、ゲートセル２３に接続されるボンディングパッド配線層１９の一部下には、主電流セル２１と主電流セルのソース電極９ａが配置されている。換言すると、ボンディングパッド配線層１９は、ゲート制御電極１４に接続され、ソース電極９ａに対して層間絶縁膜１０を介してソース電極９ａの一部を覆って形成される。ゲートセル２３は主電流セル２１から出力される電流量を制御する。なお、ゲート制御電極１４は主電流セル２１と電流検知セル２２のゲート電極６にゲート電極６を構成するポリシリコン層で接続している点は、他の実施形態と同じである。
ゲート制御電極１４上にボンディングパッド配線層１９を設けることで、ゲート制御電極１４の平面上の面積をボンディングパッド配線層１９の面積と比べて小さくでき、ゲート制御電極１４に近接して、主電流セル２１と主電流セルのソース電極９ａを配置できる。このため、主電流セルの平面上の面積をより拡大することができる。この結果、主電流セルのオン抵抗を低減でき、より性能を向上できる。また、主電流セルの平面上の面積を同一とした場合は、チップ面積を縮小することができ、チップコストを低減することができる。
以上の各実施形態では炭化珪素半導体基板４０を用いた半導体装置で述べたが、シリコン、窒化ガリウム、酸化ガリウム、ダイヤモンド等の半導体基板を用いることも可能である。特に、炭化珪素、窒化ガリウム、酸化ガリウム、ダイヤモンドの半導体基板は、チップコスト全体に占める半導体基板のコストの割合が大きいので、チップコスト低減の効果が得られる。
また、半導体装置はボンディングパッド部およびボンディングワイヤで外部接続されているが、ボンディングパッド部およびボンディングワイヤは銅などのリードフレームとハンダ等で接続されていてもよい。
以上説明した実施形態によれば、次の作用効果が得られる。
（１）半導体装置は、第１主表面及び第２主表面を有する半導体基板４０と、半導体基板４０に形成され、第１主表面に形成されたソース電極９ａと、第２主表面に形成されたドレイン電極１３を含む主電流セルと、第１主表面に形成され、半導体基板４０に対してソース電極９ａと同じ高さの位置に形成された第３電極（ゲート制御電極１４、ソース電極９ｂ）を含む副セル（電流検知セル２２、ゲートセル２３）と、第３電極（ゲート制御電極１４、ソース電極９ｂ）に接続され、ソース電極９ａに対して層間絶縁膜を介してソース電極９ａの一部を覆って形成されるボンディングパッド配線層１２と、第１ボンディングパッド配線層１２に接続されるボンディングパッド部３２とを備える。これにより、副セル用のボンディングバッド配線層の面積によらず、主電流セルの面積を大きくすることができる。
本発明は、上記の実施形態に限定されるものではなく、本発明の特徴を損なわない限り、本発明の技術思想の範囲内で考えられるその他の形態についても、本発明の範囲内に含まれる。
１ Ｎ＋型ドレイン領域
２ Ｎ−型ドレインドリフト領域
３ａ 主電流セルのＰウエル領域
３ｂ 電流検知セルのＰウエル領域
４ａ 主電流セルのＮ＋ソース領域
４ｂ 電流検知セルのＮ＋ソース領域
５ ゲート酸化膜
６ ゲート電極
７ 層間絶縁膜
８ コンタクト
９ａ 主電流セルのソース電極
９ｂ 電流検知セルのソース電極
１０ 層間絶縁膜
１１ 配線層コンタクト
１２ ボンディングパッド配線層
１３ ドレイン電極
１４ ゲート制御電極
１５ ボンディングパッド配線層
１６ 引き回し配線層
１７ 絶縁膜
１８ 配線層コンタクト
１９ ボンディングパッド配線層
２１ 主電流セル
２２ 電流検知セル
２３ ゲートセル
３１、３２、３３ ボンディングパッド部
４０ 炭化珪素半導体基板

Claims (8)

  1. 第１主表面及び第２主表面を有する半導体基板と、
    前記半導体基板に形成され、前記第１主表面に形成された第１電極と、前記第２主表面に形成された第２電極を含む主電流セルと、
    前記第１主表面に形成され、前記半導体基板に対して前記第１電極と同じ高さの位置に形成された第３電極を含む副セルと、
    前記第３電極に接続され、前記第１電極に対して層間絶縁膜を介して前記第１電極の一部を覆って形成される第１ボンディングパッド配線層と、
    前記第１ボンディングパッド配線層に接続される第１ボンディングパッド部とを備える半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記副セルは、前記主電流セルから出力される電流量に対応する電流量を検知する電流検知セルである半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記副セルは、前記主電流セルから出力される電流量を制御するゲートセルである半導体装置。
  4. 請求項２または請求項３に記載の半導体装置において、
    前記副セルの前記半導体基板に対する平面サイズは、前記第１ボンディングパッド部の前記第１ボンディングパッド配線層に対する平面サイズより小さい半導体装置。
  5. 請求項２に記載の半導体装置において、
    前記電流検知セルは、前記主電流セルに四方を囲われている半導体装置。
  6. 請求項２に記載の半導体装置において、
    前記電流検知セルは、前記電流検知セルに接続された前記第１ボンディングパッド部よりも、前記半導体基板の中央部により近くに配置される半導体装置。
  7. 請求項２に記載の半導体装置において、
    前記主電流セルと前記電流検知セルに電流が流れた時の、前記主電流セルの平均温度と前記電流検知セルの温度が略等しくなるように、前記電流検知セルが配置される半導体装置。
  8. 請求項１に記載の半導体装置において、
    前記第１電極上の一部に第２ボンディングパッド配線層が形成され、前記第１電極と前記第２ボンディングパッド配線層は電気的に接続され、前記第２ボンディングパッド配線層には第２ボンディングパッド部が接続される半導体装置。
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