JPS61125047A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS61125047A JPS61125047A JP24600984A JP24600984A JPS61125047A JP S61125047 A JPS61125047 A JP S61125047A JP 24600984 A JP24600984 A JP 24600984A JP 24600984 A JP24600984 A JP 24600984A JP S61125047 A JPS61125047 A JP S61125047A
- Authority
- JP
- Japan
- Prior art keywords
- conductive layer
- integrated circuit
- region
- circuit device
- layer
- Prior art date
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[技術分野]
本発明は、半導体集積回路装置の放熱技術に関するもの
であり、特に1周辺回路のトランジスタから発生する熱
の放熱技術に適用して有効な技術に関するものである。
であり、特に1周辺回路のトランジスタから発生する熱
の放熱技術に適用して有効な技術に関するものである。
[背景技術]
半導体集積回路袋[(I C)では、その周辺部にレベ
ル変換、波形整形等を行うための入出力回路が設けであ
る。入出力回路、特に出力回路を構成するトランジスタ
には、複数のICの間を接続する導電層の寄生容量、配
線抵抗によって出力信号が減衰するのを充分に補うため
に、大きな増幅率を有するものが設けである。
ル変換、波形整形等を行うための入出力回路が設けであ
る。入出力回路、特に出力回路を構成するトランジスタ
には、複数のICの間を接続する導電層の寄生容量、配
線抵抗によって出力信号が減衰するのを充分に補うため
に、大きな増幅率を有するものが設けである。
本発明者は、前記出力回路を構成するトランジスタを検
討した結果、このトランジスタには2[mA]程度の大
電流が流れるので、トランジスタを動作する際に大量の
熱が発生し、この熱によってトランジスタのしきい値電
圧、内部抵抗等が変化するという問題点を見出した。
討した結果、このトランジスタには2[mA]程度の大
電流が流れるので、トランジスタを動作する際に大量の
熱が発生し、この熱によってトランジスタのしきい値電
圧、内部抵抗等が変化するという問題点を見出した。
なお、トランジスタが動作する際に発生する熱およびそ
の影響については、例えば丸首発行、集積回路ハンドブ
ック、 1968年11月25日発行、p536乃至”
’p”543に記載されている。
の影響については、例えば丸首発行、集積回路ハンドブ
ック、 1968年11月25日発行、p536乃至”
’p”543に記載されている。
[発明の目的]
本発明の目的は、ICの放熱効果を向上することが可能
な技術を提供することにある。
な技術を提供することにある。
本発明の他の目的は、ICの電気的信頼性を向上するこ
とが可能な技術を提供することにある。
とが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
[発明の概要]
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、多層配線を用いたICにおいて、周辺回路の
トランジスタに接続される電源配線を最上層の配線とす
ることにより、前記電源配線の上に設けられ熱伝導の悪
い絶縁膜を薄くして、トランジスタから発生する熱の放
熱効果を向上するものである。
トランジスタに接続される電源配線を最上層の配線とす
ることにより、前記電源配線の上に設けられ熱伝導の悪
い絶縁膜を薄くして、トランジスタから発生する熱の放
熱効果を向上するものである。
以下、本発明の構成について、実施例とともに説明する
。
。
なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、そのくり返しの説明は
省略する。
を有するものは同一符号を付け、そのくり返しの説明は
省略する。
[実施例]
本実施例は、本発明を適用したゲートアレイ方式のIC
の例である。
の例である。
以下、本実施例について図面を用いて説明する。
第1図乃至第5図は1本実施例のゲートアレイ方式のI
Cを説明するための図であり、第1図は、ゲートアレイ
方式のICの平面図、第2図は、前記tCの周辺回路の
要部の平面図、第3図は、導電層を除去して示めす周辺
回路の要部の平面図、第4図は、第2図の1V−IV切
断線における断面図、第5図は、第2図の■−v切断線
における断面図である。
Cを説明するための図であり、第1図は、ゲートアレイ
方式のICの平面図、第2図は、前記tCの周辺回路の
要部の平面図、第3図は、導電層を除去して示めす周辺
回路の要部の平面図、第4図は、第2図の1V−IV切
断線における断面図、第5図は、第2図の■−v切断線
における断面図である。
なお、第2図および第3図は、ICの要部の構成を見易
くするために、層間絶縁膜を図示していない。
くするために、層間絶縁膜を図示していない。
第1図乃至第5図において、lはp−型単結晶シリコン
からなる半導体基板であり、所定表面部にn−型ウェル
領域2とp+型チャネルス1−ツバ領域3とが設けであ
る。
からなる半導体基板であり、所定表面部にn−型ウェル
領域2とp+型チャネルス1−ツバ領域3とが設けであ
る。
4は相補型M I S FETを列状に配置して構成し
た基本セル列であり、NANDゲート、NORゲート等
の論理回路が構成しである。これらの論理回路の出力信
号は1周辺回路5に設けた出力バッファによって増幅あ
るいはレベル変換等を行った後に、ポンディングパッド
6を通して外部のICへ出力される。外部のICからの
入力信号は、周辺回路5に設けた入カバソファによって
レベル変換あるいは波形整形を行った後に、基本セル列
4に構成した論理回路に入力される。
た基本セル列であり、NANDゲート、NORゲート等
の論理回路が構成しである。これらの論理回路の出力信
号は1周辺回路5に設けた出力バッファによって増幅あ
るいはレベル変換等を行った後に、ポンディングパッド
6を通して外部のICへ出力される。外部のICからの
入力信号は、周辺回路5に設けた入カバソファによって
レベル変換あるいは波形整形を行った後に、基本セル列
4に構成した論理回路に入力される。
7はpチャネル型M I S FETであり、nチャネ
ル型MISFET8と共に出カバソファ回路を構成して
いる。MISFET7および8は、ゲート絶縁膜9.ゲ
ート電極10、ソース領域またはドレイン領域となる半
導体領域11およびチャネル領域とから構成しである。
ル型MISFET8と共に出カバソファ回路を構成して
いる。MISFET7および8は、ゲート絶縁膜9.ゲ
ート電極10、ソース領域またはドレイン領域となる半
導体領域11およびチャネル領域とから構成しである。
MISFET7の半導体領域11は、p+型であり、M
ISFET8の半導体領域11は、n+型である。
ISFET8の半導体領域11は、n+型である。
12は第3層目の導電層であり、接続孔13を通してM
I 5FET7および8のゲート電極10に接続しであ
る。この導電M12によって基本セル列4に構成した論
理回路の出力信号が出力バッファに入力される。
I 5FET7および8のゲート電極10に接続しであ
る。この導電M12によって基本セル列4に構成した論
理回路の出力信号が出力バッファに入力される。
なお、接続孔13には第211目の導電層が埋め込まれ
ており、この第2層目の導電層を通して導電層12とゲ
ート電極10とが接続しである。また、ゲート電極10
が第1層目の導?I!層である。
ており、この第2層目の導電層を通して導電層12とゲ
ート電極10とが接続しである。また、ゲート電極10
が第1層目の導?I!層である。
14は第2層目の導電層であり、M I S FET7
および8のドレイン領域(半導体領域11)とボンティ
ングパッド6とを接続孔15を通して接続しである。ボ
ンティングパッド6は、第2層目の導電層16、第3層
目の導電層17、第4層目の導電層18および第5層目
の導電層19のそれぞれを重ねて溝成しである。
および8のドレイン領域(半導体領域11)とボンティ
ングパッド6とを接続孔15を通して接続しである。ボ
ンティングパッド6は、第2層目の導電層16、第3層
目の導電層17、第4層目の導電層18および第5層目
の導電層19のそれぞれを重ねて溝成しである。
20は” H”レベ/L/(7)電源配線(例えば、5
.0 [Vコ)として用いる第5層目の導電層であり、
接続孔21および第2層目の導電層22、さらに接続孔
23を通してM I 5FET7のソース領域(半導体
領域11)に接続しである。
.0 [Vコ)として用いる第5層目の導電層であり、
接続孔21および第2層目の導電層22、さらに接続孔
23を通してM I 5FET7のソース領域(半導体
領域11)に接続しである。
第4図に示すように、導電層20と導電層22とは、接
続孔21に埋め込まれた第3層目の導電層24と第4層
目の導電層25とを通して電気的に接続しである。
続孔21に埋め込まれた第3層目の導電層24と第4層
目の導電層25とを通して電気的に接続しである。
26は゛L″レベルの電源配線(例えば、0 [V]
)として用いられる第5層目の導電層であり、接続孔2
7.第2層目の導電が28、さらに接続孔29を通して
MISFET8のソース領域(半導体領域11)に接続
しである。
)として用いられる第5層目の導電層であり、接続孔2
7.第2層目の導電が28、さらに接続孔29を通して
MISFET8のソース領域(半導体領域11)に接続
しである。
第5図に示すように、導電層26と導電M2Bとは、接
続孔27に埋め込まれた第3層目の導電層30と第4層
目の導電層31とを通して電気的に接続しである。
続孔27に埋め込まれた第3層目の導電層30と第4層
目の導電層31とを通して電気的に接続しである。
なお、図示していないが、各周辺回路5には、前記M
I FET7.8の他に入力バッファを構成するための
複数のM I S FETが設けである。周辺回路5に
は、配線形成工程によって、入力バッファ、出力バッフ
ァのいずれか一方を構成する。
I FET7.8の他に入力バッファを構成するための
複数のM I S FETが設けである。周辺回路5に
は、配線形成工程によって、入力バッファ、出力バッフ
ァのいずれか一方を構成する。
入カバソファを構成するためのMISFETは、出力バ
ッファを構成するためのMISFET7゜8より電流容
量が小さく、シたがって発熱量も少くない。しかし、周
辺回路5の電源配線は、入力バッフ7、出カバソファと
も同じなので、本実施例では入力バッファを構成するM
ISFETの電源配線も最上層の導電層となる。
ッファを構成するためのMISFET7゜8より電流容
量が小さく、シたがって発熱量も少くない。しかし、周
辺回路5の電源配線は、入力バッフ7、出カバソファと
も同じなので、本実施例では入力バッファを構成するM
ISFETの電源配線も最上層の導電層となる。
32.33.34.35.36はそれぞれ絶縁膜であり
、37はフィールド絶縁膜である。
、37はフィールド絶縁膜である。
前記導電層14.16.17.18.19.20.22
.24.25.26.28.30.31のそれぞれは、
シリコンを含有するアルミニュウムからなる。また、絶
縁膜32乃至36は、シリコン酸化膜あるいはフ、オス
フオシリケートガラス膜からなる。
.24.25.26.28.30.31のそれぞれは、
シリコンを含有するアルミニュウムからなる。また、絶
縁膜32乃至36は、シリコン酸化膜あるいはフ、オス
フオシリケートガラス膜からなる。
ゲートアレイ方式のICでは、第2層目の導電層によっ
て基本セル列4の複数のM I S FETを接続して
NANDゲート、NORゲート等の論理ゲートを構成す
る。この論理ゲートには、第3層目の導電層からなる接
続端子が設けてあり、基本セル列4の間の配線領域(図
示していない)に電気的に引出しである。第1の論理ゲ
ートの接続端子と第2の論理ゲートの接続端子とを、第
4層目の導電層によって接続して論理回路を構成する。
て基本セル列4の複数のM I S FETを接続して
NANDゲート、NORゲート等の論理ゲートを構成す
る。この論理ゲートには、第3層目の導電層からなる接
続端子が設けてあり、基本セル列4の間の配線領域(図
示していない)に電気的に引出しである。第1の論理ゲ
ートの接続端子と第2の論理ゲートの接続端子とを、第
4層目の導電層によって接続して論理回路を構成する。
そして、第5層目の導電層を電源配線として用いている
。
。
ところが、周辺回路5では、ICの中央部程。
配線密度が高くなく、配線間に充分子裕を設けることが
できることから、配線設計の労力を省くために、従来ど
おり第2層目の導電層を電源配線として用いているゆ 第2層目の導電層を電源配線としているICでは、M
I 5FET7.8の電気的動作に伴って発生した熱の
一部を、前記第2層目の導電層まで伝達した後、絶縁膜
33乃至36を通して放熱する。
できることから、配線設計の労力を省くために、従来ど
おり第2層目の導電層を電源配線として用いているゆ 第2層目の導電層を電源配線としているICでは、M
I 5FET7.8の電気的動作に伴って発生した熱の
一部を、前記第2層目の導電層まで伝達した後、絶縁膜
33乃至36を通して放熱する。
ところか、通常、絶縁膜32乃至36には、シリコン酸
化膜が用いられており、このシリコン酸化膜は導電性材
料、例えばアルミニュウムに較べて熱伝導率が極めて悪
いにのために、前記MISFET7.8から発生した熱
は、絶縁膜33乃至36によって封じ込められることに
なる。
化膜が用いられており、このシリコン酸化膜は導電性材
料、例えばアルミニュウムに較べて熱伝導率が極めて悪
いにのために、前記MISFET7.8から発生した熱
は、絶縁膜33乃至36によって封じ込められることに
なる。
しかし1本実施例では1周辺回路5の電源配線に、積極
的に最上層の導電M20.26を用いたことにより、熱
放出の妨げとなるのは主に118m膜36のみとなる。
的に最上層の導電M20.26を用いたことにより、熱
放出の妨げとなるのは主に118m膜36のみとなる。
したがって、前記M I S F、E T7.8から発
生する熱の放熱効率を向上することができる。
生する熱の放熱効率を向上することができる。
なお、ポンディングパッド6とMISFET7.8とは
第2層目の導電層14によって接続したが。
第2層目の導電層14によって接続したが。
第5層目の導電層19の一部をMI 5FET7および
8の上部にまで延在させ、これを接続孔15を通して半
導体領域11に接続することもできる。
8の上部にまで延在させ、これを接続孔15を通して半
導体領域11に接続することもできる。
導電層19を直接接続孔15に通すには、接続孔15は
絶縁膜32のみならず絶縁膜33乃至36も除去して形
成する。この接続孔15には、第2層目、第3層目、第
4層目のそれぞれの導電層を埋め込んで、接続孔15に
おける導電層19の断差被着性を良好にする。
絶縁膜32のみならず絶縁膜33乃至36も除去して形
成する。この接続孔15には、第2層目、第3層目、第
4層目のそれぞれの導電層を埋め込んで、接続孔15に
おける導電層19の断差被着性を良好にする。
導電層19を接続孔15に通すことによって。
MI 5FET7.8のドレイン領域の熱を最上層の導
電層19へ良好に伝達させることができるので、放熱効
果をさらに向上することができる。
電層19へ良好に伝達させることができるので、放熱効
果をさらに向上することができる。
[効果]
本願によって開示された新規な技術によれば、以下の効
果を得ることができる。
果を得ることができる。
(1)、大電流を流すMISFETが設けである周辺回
路の電源配線に、積極的に最上層の導電層を用いたこと
により、熱放出の妨げとなる絶縁膜を最上層の絶縁膜の
みとすることができるので、MISFETの電気的動作
に伴って発生する熱の放熱効率を向上することができる
。
路の電源配線に、積極的に最上層の導電層を用いたこと
により、熱放出の妨げとなる絶縁膜を最上層の絶縁膜の
みとすることができるので、MISFETの電気的動作
に伴って発生する熱の放熱効率を向上することができる
。
(2)。前記(1)により、M I S FETのしき
い値電圧、内部抵抗等がM I S FETから発生し
た熱によって変化するのを低減することができる。
い値電圧、内部抵抗等がM I S FETから発生し
た熱によって変化するのを低減することができる。
(3)、前記(2)により、ICの電気的信頼性を向上
することができる。
することができる。
以上1本発明者によってなされた発明を実施例にもとす
き具体的に説明したが1本発明は前記実施例に限定され
るもではなく、その要旨を逸脱しない範囲において種々
変形可能であることはいうまでもない。
き具体的に説明したが1本発明は前記実施例に限定され
るもではなく、その要旨を逸脱しない範囲において種々
変形可能であることはいうまでもない。
例えば、前記実施例は、ゲートアレイ方式のICについ
て説明したが、本発明は、顧客の要求を受けてからIC
の製作にとりかかるカスタム方式のICにも適用できる
。
て説明したが、本発明は、顧客の要求を受けてからIC
の製作にとりかかるカスタム方式のICにも適用できる
。
カスタム方式のICでは、一つの周辺回路内には出力バ
ッファ、または入力バッファのいずれか一方を構成する
のに必要なM I S FETのみが設けられる。
ッファ、または入力バッファのいずれか一方を構成する
のに必要なM I S FETのみが設けられる。
カスタム方式のICにおいても、ゲートアレイ方式のI
C同様、出力バッファ用のMTSFETは入カバソファ
用のM I S FETよりも電流容量が大きく、した
がって発熱量も多い。
C同様、出力バッファ用のMTSFETは入カバソファ
用のM I S FETよりも電流容量が大きく、した
がって発熱量も多い。
ゆえに、カスタム方式のICに設けられる出力バッファ
回路の電源配線は、最上層の導電層として、放熱効果を
向上させる。
回路の電源配線は、最上層の導電層として、放熱効果を
向上させる。
ところが、カスタム方式のICでは、顧客の要求によっ
て、出力バッファの全てを一箇所に集めて形成し、入力
バッファも同様に、一箇所に集めて形成するものがある
。このようなICでは、出力バッファ用の電源配線と入
力バッファ用の電源配線とを別々に形成することができ
る。入カバソファ用の電源配線は、最上層の導電層とす
る必要はない。
て、出力バッファの全てを一箇所に集めて形成し、入力
バッファも同様に、一箇所に集めて形成するものがある
。このようなICでは、出力バッファ用の電源配線と入
力バッファ用の電源配線とを別々に形成することができ
る。入カバソファ用の電源配線は、最上層の導電層とす
る必要はない。
第1図乃至第5図は、本発明の一実施例のゲートアレイ
方式のICを説明するための図であり、第1図は、ゲー
トアレイ方式のICの平面図。 第2図は、前記ICの周辺回路の要部の平面図、第3図
は、導電層を除去して示す周辺回路の要部の平面図、 第4図は、第2図のIV−EV切断線における断面図、 第5図は、第2図のv−■切断線における断面図である
。 l・・・半導体基板、2・・・ウェル領域、3・・・チ
ャネルストッパ領域、4・・・基本セル列、5・・・周
辺回路、6・・・ポンディングパッド、7.8・・・M
I S FET、9・・・ゲート絶縁膜、10・・・
ゲート電極、11・・・半導体領域(ソース、ドレイン
)、12.14.16.17.18.19.20.22
.24.25.26.2B、30.31・・・導電層、
13.15.21.23.27.29・・・接続孔、3
2乃至36・・・絶縁膜。 −へ− ・ λ 代理人 弁理士 高橋明夫 ′又 第 3 図 第 4 図 第 5 図
方式のICを説明するための図であり、第1図は、ゲー
トアレイ方式のICの平面図。 第2図は、前記ICの周辺回路の要部の平面図、第3図
は、導電層を除去して示す周辺回路の要部の平面図、 第4図は、第2図のIV−EV切断線における断面図、 第5図は、第2図のv−■切断線における断面図である
。 l・・・半導体基板、2・・・ウェル領域、3・・・チ
ャネルストッパ領域、4・・・基本セル列、5・・・周
辺回路、6・・・ポンディングパッド、7.8・・・M
I S FET、9・・・ゲート絶縁膜、10・・・
ゲート電極、11・・・半導体領域(ソース、ドレイン
)、12.14.16.17.18.19.20.22
.24.25.26.2B、30.31・・・導電層、
13.15.21.23.27.29・・・接続孔、3
2乃至36・・・絶縁膜。 −へ− ・ λ 代理人 弁理士 高橋明夫 ′又 第 3 図 第 4 図 第 5 図
Claims (1)
- 【特許請求の範囲】 1、多層配線を用いた半導体集積回路装置において、入
出力回路等の周辺回路を構成するトランジスタの電源配
線を、前記多層配線の最上層に設けたことを特徴とする
半導体集積回路装置。 2、前記周辺回路は、ゲートアレイ方式またはカスタム
方式の半導体集積回路装置の入出力回路であることを特
徴とする特許請求の範囲第1項記載の半導体集積回路装
置。 3、前記電源配線は、トランジスタを動作させるときに
発生する熱の放熱効果を向上させるために、最上層の配
線としたことを特徴とする特許請求の範囲第1項または
第2項記載の半導体集積回路装置。 4、前記トランジスタは、MISFETであることを特
徴とする特許請求の範囲第1項乃至第3項のいずれかの
記載の半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24600984A JPS61125047A (ja) | 1984-11-22 | 1984-11-22 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24600984A JPS61125047A (ja) | 1984-11-22 | 1984-11-22 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61125047A true JPS61125047A (ja) | 1986-06-12 |
Family
ID=17142098
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24600984A Pending JPS61125047A (ja) | 1984-11-22 | 1984-11-22 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61125047A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010514197A (ja) * | 2006-12-21 | 2010-04-30 | シリコン・ワークス・カンパニー・リミテッド | 放熱パターンを有する半導体集積回路 |
-
1984
- 1984-11-22 JP JP24600984A patent/JPS61125047A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010514197A (ja) * | 2006-12-21 | 2010-04-30 | シリコン・ワークス・カンパニー・リミテッド | 放熱パターンを有する半導体集積回路 |
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