JPS63275158A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63275158A JPS63275158A JP62111332A JP11133287A JPS63275158A JP S63275158 A JPS63275158 A JP S63275158A JP 62111332 A JP62111332 A JP 62111332A JP 11133287 A JP11133287 A JP 11133287A JP S63275158 A JPS63275158 A JP S63275158A
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- JP
- Japan
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- metal layer
- layer
- silicon resistor
- bending part
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- Pending
Links
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- 229910052751 metal Inorganic materials 0.000 claims abstract description 16
- 239000002184 metal Substances 0.000 claims abstract description 16
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- 239000000758 substrate Substances 0.000 claims abstract description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 16
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- 238000009792 diffusion process Methods 0.000 abstract description 10
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- 239000010703 silicon Substances 0.000 abstract description 5
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- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract 1
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し特に絶縁ゲート型の電界効果
トランジスタのゲート電極を保護するための抵抗体を有
する半導体装置に関する。
トランジスタのゲート電極を保護するための抵抗体を有
する半導体装置に関する。
従来、絶縁ゲート型の電界効果トランジスタ（以下ＭＯ
８＠ＦＥＴという）には、ゲート電極の過大入力に対す
る絶縁破壊防止のだめの保全回路が設けられている。
８＠ＦＥＴという）には、ゲート電極の過大入力に対す
る絶縁破壊防止のだめの保全回路が設けられている。
この保護回路は、第２図に示すような抵抗Ｒとダイオー
ドＤｉ とを含む回路が一般的に知られている。
ドＤｉ とを含む回路が一般的に知られている。
この保護回路は、過大入力に対してダイオードＤｉがブ
レークダウンして抵抗Ｒと共にＭＯＳ・ＦＥＴのトラン
ジスタＱのゲート電極Ｇに過大電圧がかからないように
動作する。
レークダウンして抵抗Ｒと共にＭＯＳ・ＦＥＴのトラン
ジスタＱのゲート電極Ｇに過大電圧がかからないように
動作する。
この抵抗Ｒは、拡散層型の抵抗や多結晶シリコンによる
抵抗が一般的に適用され、中でも多結晶シリコンによる
抵抗は拡散層型の抵抗に比べ入力容量および入力漏洩電
流を小さくすることができる長所がある。
抵抗が一般的に適用され、中でも多結晶シリコンによる
抵抗は拡散層型の抵抗に比べ入力容量および入力漏洩電
流を小さくすることができる長所がある。
従来のこの種の半導体装置について図面を参照して説明
する。
する。
第３図は従来の半導体装置の一例を示す平面図である。
半導体基板１上には、ソース拡散層５、ドレイン拡散層
６、ゲート電極７、ソース電極８及びドレイン電極９を
含むＭＯＳ−ＦＥＴと、一端がゲート電極７に接続され
他端が信号入力端のポンディングパッド４０に接続され
た多結晶シリコン抵抗体１０と、一電極がゲート電極７
に接続され多結晶シリコン抵抗体１０と共にゲート電極
７を過大入力から保護するためのダイオード領域５０と
が形成されている。
６、ゲート電極７、ソース電極８及びドレイン電極９を
含むＭＯＳ−ＦＥＴと、一端がゲート電極７に接続され
他端が信号入力端のポンディングパッド４０に接続され
た多結晶シリコン抵抗体１０と、一電極がゲート電極７
に接続され多結晶シリコン抵抗体１０と共にゲート電極
７を過大入力から保護するためのダイオード領域５０と
が形成されている。
これらＭＯＳ−ＦＥＴ１多結晶シリコン抵抗体１０及び
ダイオード領域５０は、それぞれ第２図のトランジスタ
Ｑ１抵抗Ｒ及びダイオードＤｉに対応している。
ダイオード領域５０は、それぞれ第２図のトランジスタ
Ｑ１抵抗Ｒ及びダイオードＤｉに対応している。
多結晶シリコン抵抗体１０は、通常、抵抗値を大きくす
るために屈曲して形成され、この屈曲部１１を流れる電
流Ｉは最短イ蛋路を流れようとするため屈曲部１１の内
側に集中して流れる。
るために屈曲して形成され、この屈曲部１１を流れる電
流Ｉは最短イ蛋路を流れようとするため屈曲部１１の内
側に集中して流れる。
上述した従来の半導体装置は、ゲート電極７を保護する
だめの多結晶シリコン抵抗体１０が屈曲して形成されて
いるので、過大入力による電流が屈曲部１１の内側に集
中して流れ、この電流により多結晶シリコン抵抗体１０
の屈曲部１１が溶断しやすくなるという欠点がある。
だめの多結晶シリコン抵抗体１０が屈曲して形成されて
いるので、過大入力による電流が屈曲部１１の内側に集
中して流れ、この電流により多結晶シリコン抵抗体１０
の屈曲部１１が溶断しやすくなるという欠点がある。
本発明の目的は、過大入力電流による多結晶シリコン抵
抗体の屈曲部の溶断を防止することができる半導体装置
を提供することにある。
抗体の屈曲部の溶断を防止することができる半導体装置
を提供することにある。
本発明の半導体装置は、半導体基板上に形成された、絶
縁ゲート型の電界効果トランジスタと、一端がこの電界
効果トランジスタのゲート電極に接続され他端が信号入
力端に接続された多結晶シリコン抵抗体と、一電極が前
記ゲート電極に接続され前記多結晶シリコン抵抗体と共
に前記ゲート電極を過大入力から保護するためのダイオ
ード領域とを含む半導体装置において前記多結晶シリコ
ン抵抗体の屈曲部に、この屈曲部とそれぞれつながシ、
この屈曲部の上表面を覆った金属層及びこの屈曲部下方
の前記半導体基板に設けられごの半導体基板に対し信号
が絶縁されるように逆導電型とした不純物層のうちの少
なくとも金属層を設けて構成される。
縁ゲート型の電界効果トランジスタと、一端がこの電界
効果トランジスタのゲート電極に接続され他端が信号入
力端に接続された多結晶シリコン抵抗体と、一電極が前
記ゲート電極に接続され前記多結晶シリコン抵抗体と共
に前記ゲート電極を過大入力から保護するためのダイオ
ード領域とを含む半導体装置において前記多結晶シリコ
ン抵抗体の屈曲部に、この屈曲部とそれぞれつながシ、
この屈曲部の上表面を覆った金属層及びこの屈曲部下方
の前記半導体基板に設けられごの半導体基板に対し信号
が絶縁されるように逆導電型とした不純物層のうちの少
なくとも金属層を設けて構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（Ｃ）はそれぞれ本発明の一実施例を示
す平面図及び断面図である。
す平面図及び断面図である。
本実施例が第３図に示された従来の半導体装置と相違す
る点は、多結晶シリコン抵抗体１０の屈曲部１１に、こ
の屈曲部１１とそれぞれつながシ、上表面を覆ったアル
ミニウムの金属層２０、及び屈曲部１１の下方の半導体
基板１に設けらｌこの半導体基板１に対し信号が絶縁さ
れるように逆導電型とした不純物層３０のうちの少なく
とも金属５一 層２０を設けた点にある。
る点は、多結晶シリコン抵抗体１０の屈曲部１１に、こ
の屈曲部１１とそれぞれつながシ、上表面を覆ったアル
ミニウムの金属層２０、及び屈曲部１１の下方の半導体
基板１に設けらｌこの半導体基板１に対し信号が絶縁さ
れるように逆導電型とした不純物層３０のうちの少なく
とも金属５一 層２０を設けた点にある。
第１図（ｂ）に示されたＡ−Ａ’断面においては、２つ
の屈曲部１１に金属層２０及び不純物層３０が共に設け
られているが、第１図（Ｃ）に示されたＢ−Ｂ′断面に
おいては、ソース拡散層５により近い方の屈曲部１１に
は金属層２０のみが設けられている。
の屈曲部１１に金属層２０及び不純物層３０が共に設け
られているが、第１図（Ｃ）に示されたＢ−Ｂ′断面に
おいては、ソース拡散層５により近い方の屈曲部１１に
は金属層２０のみが設けられている。
これはソース拡散層５０近くに不純物層３０を設けると
、信号入力端に過大電圧が印加されたときにソース拡散
層５・不純物層３０間で絶縁破壊が起るので、これを防
止するためである。
、信号入力端に過大電圧が印加されたときにソース拡散
層５・不純物層３０間で絶縁破壊が起るので、これを防
止するためである。
このように、多結晶シリコン抵抗体１０の屈曲部１１に
金属層２０、不純物層３０を設けることにより、屈曲部
１１を流れる電流を金属層２０及び不純物層３０に分散
させることができるので、屈曲部１１の溶断を防止する
ことができる。
金属層２０、不純物層３０を設けることにより、屈曲部
１１を流れる電流を金属層２０及び不純物層３０に分散
させることができるので、屈曲部１１の溶断を防止する
ことができる。
なお、これら金属層２０及び不純物層３０は、他の拡散
層、電極及び配線等を形成する工程で同時に容易に形成
することができる。
層、電極及び配線等を形成する工程で同時に容易に形成
することができる。
以上説明したように本発明は、多結晶シリコン抵抗体の
屈曲部に、これとつながった金属層及び不純物層のうち
の少なくとも金属層を設けた構造とすることによシ、信
号入力端に過大入力が印加されても屈曲部を流れる電流
を分散させることができるので、過大入力による屈曲部
の溶断を防止することができる効果がある。
屈曲部に、これとつながった金属層及び不純物層のうち
の少なくとも金属層を設けた構造とすることによシ、信
号入力端に過大入力が印加されても屈曲部を流れる電流
を分散させることができるので、過大入力による屈曲部
の溶断を防止することができる効果がある。
第１図（ａ）〜（ｃ）はそれぞれ本発明の一実施例を示
す平面図及び断面図、第２図は従来の半導体装置の一例
を説明するだめの回路図、第３図は従来の半導体装置の
一例を示す平面図である。 １・・・・・・シリコン基板、２・・・・・・フィール
絶縁膜、３・・・・・・層間絶縁膜、４・・・・・・パ
ッシベーション絶縁膜、５・・・・・・ソース拡散層、
６・・・・・・ドレイン拡散層、７・・・・−・ゲート
電極、８・・・・・・ソース電極、９・−・・・・ドレ
イン電極、１０・・・・・・多結晶シリコン抵抗体、１
１・・・・・・屈曲部、１２・・・・・・コンタクト部
、２０・・・・・・金属層、３０・・・・・・不純物層
、４０・・・・・・ポンディングパッド、５０・・・・
・・ダイオード領域、Ｄｉ ・・・・・・ダイオード、
Ｑ・・・・・・トランジスタ、Ｒ・・・・・・抵抗。 第１図（カ） （Ａ−Ａ’断面） （Ｂ−Ｂ’断面） 刀１図
す平面図及び断面図、第２図は従来の半導体装置の一例
を説明するだめの回路図、第３図は従来の半導体装置の
一例を示す平面図である。 １・・・・・・シリコン基板、２・・・・・・フィール
絶縁膜、３・・・・・・層間絶縁膜、４・・・・・・パ
ッシベーション絶縁膜、５・・・・・・ソース拡散層、
６・・・・・・ドレイン拡散層、７・・・・−・ゲート
電極、８・・・・・・ソース電極、９・−・・・・ドレ
イン電極、１０・・・・・・多結晶シリコン抵抗体、１
１・・・・・・屈曲部、１２・・・・・・コンタクト部
、２０・・・・・・金属層、３０・・・・・・不純物層
、４０・・・・・・ポンディングパッド、５０・・・・
・・ダイオード領域、Ｄｉ ・・・・・・ダイオード、
Ｑ・・・・・・トランジスタ、Ｒ・・・・・・抵抗。 第１図（カ） （Ａ−Ａ’断面） （Ｂ−Ｂ’断面） 刀１図
Claims (1)
- 半導体基板上に形成された、絶縁ゲート型の電界効果ト
ランジスタと、一端がこの電界効果トランジスタのゲー
ト電極に接続され他端が信号入力端に接続された多結晶
シリコン抵抗体と、一電極が前記ゲート電極に接続され
前記多結晶シリコン抵抗体と共に前記ゲート電極を過大
入力から保護するためのダイオード領域とを含む半導体
装置において、前記多結晶シリコン抵抗体の屈曲部に、
この屈曲部とそれぞれつながり、この屈曲部の上表面を
覆った金属層、及びこの屈曲部下方の前記半導体基板に
設けられこの半導体基板に対し信号が絶縁されるように
逆導電型とした不純物層のうちの少なくとも金属層を設
けたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62111332A JPS63275158A (ja) | 1987-05-06 | 1987-05-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62111332A JPS63275158A (ja) | 1987-05-06 | 1987-05-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63275158A true JPS63275158A (ja) | 1988-11-11 |
Family
ID=14558522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62111332A Pending JPS63275158A (ja) | 1987-05-06 | 1987-05-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63275158A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020044560A1 (ja) * | 2018-08-31 | 2020-03-05 | 株式会社ソシオネクスト | 半導体装置及びその製造方法 |
| US11955508B2 (en) | 2019-06-18 | 2024-04-09 | Socionext Inc. | Semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6225448A (ja) * | 1985-07-25 | 1987-02-03 | Nec Corp | ゲ−ト保護半導体装置 |
| JPS6290960A (ja) * | 1985-10-16 | 1987-04-25 | Mitsubishi Electric Corp | 半導体装置 |
-
1987
- 1987-05-06 JP JP62111332A patent/JPS63275158A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6225448A (ja) * | 1985-07-25 | 1987-02-03 | Nec Corp | ゲ−ト保護半導体装置 |
| JPS6290960A (ja) * | 1985-10-16 | 1987-04-25 | Mitsubishi Electric Corp | 半導体装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020044560A1 (ja) * | 2018-08-31 | 2020-03-05 | 株式会社ソシオネクスト | 半導体装置及びその製造方法 |
| JPWO2020044560A1 (ja) * | 2018-08-31 | 2021-08-26 | 株式会社ソシオネクスト | 半導体装置及びその製造方法 |
| US11955508B2 (en) | 2019-06-18 | 2024-04-09 | Socionext Inc. | Semiconductor device |
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