JPS5935452A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS5935452A JPS5935452A JP14635682A JP14635682A JPS5935452A JP S5935452 A JPS5935452 A JP S5935452A JP 14635682 A JP14635682 A JP 14635682A JP 14635682 A JP14635682 A JP 14635682A JP S5935452 A JPS5935452 A JP S5935452A
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- JP
- Japan
- Prior art keywords
- wiring
- layer
- region
- reference potential
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路装置にかかシ、特に基準電位(
GND)の変動を防止する構成を有する半導体集積回路
装置に関する。
GND)の変動を防止する構成を有する半導体集積回路
装置に関する。
第1図に従来の金属−酸化膜半導体装置(MOSトラン
ジスタ)の要部模式平面図を示し、第2図に第1図の一
点鎖線部の断面図を示し几。両図において1は半導体基
板、2および3は半導体基板に不純物を拡散して形成し
几ソースおよびドレイン領域である。また4はゲート酸
化膜でその上にはゲート電極5が形成されている。6.
7. 8は基板上に形成された絶縁膜である。9はド
レイ面12で接し形成されたソース電極である。このよ
うなMOS)ランジスタにおいては基準電位(GND)
はソース端子で拡散層2と金属配線10でコンタクトが
取られた一層のみの金属配線で構成されてい几。従って
インピーダンスが高くなシ交流電流が大きな半導体集積
回路では交流電流の大きさに比例して基準電位が変動す
るため、入力電圧のマージンを狭くしたシ、トランジス
タのインバータ回路レシオを変動させ、内部回路の誤動
、作?起し易くさせるという問題点があった。
ジスタ)の要部模式平面図を示し、第2図に第1図の一
点鎖線部の断面図を示し几。両図において1は半導体基
板、2および3は半導体基板に不純物を拡散して形成し
几ソースおよびドレイン領域である。また4はゲート酸
化膜でその上にはゲート電極5が形成されている。6.
7. 8は基板上に形成された絶縁膜である。9はド
レイ面12で接し形成されたソース電極である。このよ
うなMOS)ランジスタにおいては基準電位(GND)
はソース端子で拡散層2と金属配線10でコンタクトが
取られた一層のみの金属配線で構成されてい几。従って
インピーダンスが高くなシ交流電流が大きな半導体集積
回路では交流電流の大きさに比例して基準電位が変動す
るため、入力電圧のマージンを狭くしたシ、トランジス
タのインバータ回路レシオを変動させ、内部回路の誤動
、作?起し易くさせるという問題点があった。
本発明は以上の問題に対処してなされ几もので、その目
的は基準電位の変動を極力少なくすることによJ入力電
圧のマージンを広くシ、トランジスタのインバータ回路
レシオの変動を防止して内部回路の誤動作金なくした半
導体集積回路装置を提供するにある、 すなわち本発明の要旨は、基準電位(GND)配置t−
金属配線による二重配線とし、前記配線の第1の配線は
拡散層とコンタクトラとシ第2の配線はチップの表面絶
縁膜を全面的に覆う金属配線とし、第1の金属配線と第
2の金属配線は少なくとも一点以上で電気的に接続され
ていることt−特徴とする半導体集積回路装置にある。
的は基準電位の変動を極力少なくすることによJ入力電
圧のマージンを広くシ、トランジスタのインバータ回路
レシオの変動を防止して内部回路の誤動作金なくした半
導体集積回路装置を提供するにある、 すなわち本発明の要旨は、基準電位(GND)配置t−
金属配線による二重配線とし、前記配線の第1の配線は
拡散層とコンタクトラとシ第2の配線はチップの表面絶
縁膜を全面的に覆う金属配線とし、第1の金属配線と第
2の金属配線は少なくとも一点以上で電気的に接続され
ていることt−特徴とする半導体集積回路装置にある。
以下本発明の実施例につき図面を参照して詳細に説明す
る。第3図は本発明の一実施例による半導体集積回路装
置の断面図を示す。第3図において、WJ2図と同じ部
分については第2図と同一番号を付しであるので大部分
の説明を省略する。トランジスタのドレイン端子は拡散
層3と金属配線9でコンタクトがとられている。それに
対し基準電位であるソース端子は拡散層2と第1の金属
配線10および第2金属配R11でコンタクトがとられ
金属配線10および金属配線11は接点部14で接続さ
れている。またゲート端子5は低抵抗配線で構成されて
いる。なお第2の金属配線はチップ表面絶縁物8等を覆
って形成されている。
る。第3図は本発明の一実施例による半導体集積回路装
置の断面図を示す。第3図において、WJ2図と同じ部
分については第2図と同一番号を付しであるので大部分
の説明を省略する。トランジスタのドレイン端子は拡散
層3と金属配線9でコンタクトがとられている。それに
対し基準電位であるソース端子は拡散層2と第1の金属
配線10および第2金属配R11でコンタクトがとられ
金属配線10および金属配線11は接点部14で接続さ
れている。またゲート端子5は低抵抗配線で構成されて
いる。なお第2の金属配線はチップ表面絶縁物8等を覆
って形成されている。
以上のような構成によれば基準電位接続息から拡散層に
至る直流抵抗はすくなくなシ交流インピーダンスも小さ
くなる、特に絶縁膜上には全面的に第2の金属配線がさ
れているので交流インピーダンスの低下はよシ大きくな
る。
至る直流抵抗はすくなくなシ交流インピーダンスも小さ
くなる、特に絶縁膜上には全面的に第2の金属配線がさ
れているので交流インピーダンスの低下はよシ大きくな
る。
すなわち本構成金とることによシ基準電位のインピーダ
ンスが小さくなシ、交流動作時にも直流動作時にも基準
電位の変動を小さく保つことができ本発明の目的を達成
することができる。
ンスが小さくなシ、交流動作時にも直流動作時にも基準
電位の変動を小さく保つことができ本発明の目的を達成
することができる。
以上説明したとおシ本発明によれば、基準電位の変動を
極力少なくすることが可能になシ、入力電圧のマージン
を広くシ、トランジスタのインバータ回路レシオの変動
を防止して、内部回路の誤動作をなくした半導体集積回
路装置を容易に得ることができる。
極力少なくすることが可能になシ、入力電圧のマージン
を広くシ、トランジスタのインバータ回路レシオの変動
を防止して、内部回路の誤動作をなくした半導体集積回
路装置を容易に得ることができる。
第1図は従来のMOS )ランジスタの要部模式平面図
、第2図は第1図の一点鎖線部の断面図、第3図は本発
明の一実施例による半導体集積回路装置の断面図である
。 1・・・・・・半導体基板、2・・・・・・拡散層(ソ
ース)、3・・・・・・拡散層(ドレイン)、4・・・
・・・ゲート酸化膜、5・・・・・・ゲート電極、6,
7.8・・・・・・絶縁膜、9・・・・・・ドレイン電
極、10・・・・・・ソース電極(第1の配線)11・
・・・・・第2の配線、12.13・・・・・・接触面
、14・・・・・・第1及び第2配線の接点。 穿3図
、第2図は第1図の一点鎖線部の断面図、第3図は本発
明の一実施例による半導体集積回路装置の断面図である
。 1・・・・・・半導体基板、2・・・・・・拡散層(ソ
ース)、3・・・・・・拡散層(ドレイン)、4・・・
・・・ゲート酸化膜、5・・・・・・ゲート電極、6,
7.8・・・・・・絶縁膜、9・・・・・・ドレイン電
極、10・・・・・・ソース電極(第1の配線)11・
・・・・・第2の配線、12.13・・・・・・接触面
、14・・・・・・第1及び第2配線の接点。 穿3図
Claims (1)
- 基準電位(GND)配線を金属配線による二層配線とし
、前記配線の第1の配線は拡散層とコンタクトラとシ第
2の配線はチップの表面絶縁膜を全面的に覆う金属配線
とし、第1の金属配線と第2の金属配線は少なくとも一
点以上で電気的に接続されていることを特徴とする半導
体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14635682A JPS5935452A (ja) | 1982-08-24 | 1982-08-24 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14635682A JPS5935452A (ja) | 1982-08-24 | 1982-08-24 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5935452A true JPS5935452A (ja) | 1984-02-27 |
Family
ID=15405856
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14635682A Pending JPS5935452A (ja) | 1982-08-24 | 1982-08-24 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5935452A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59175471A (ja) * | 1983-03-02 | 1984-10-04 | バイエル・アクチエンゲゼルシヤフト | 1,3−ジアゾリル−2−プロパノ−ル |
US4985373A (en) * | 1982-04-23 | 1991-01-15 | At&T Bell Laboratories | Multiple insulating layer for two-level interconnected metallization in semiconductor integrated circuit structures |
-
1982
- 1982-08-24 JP JP14635682A patent/JPS5935452A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4985373A (en) * | 1982-04-23 | 1991-01-15 | At&T Bell Laboratories | Multiple insulating layer for two-level interconnected metallization in semiconductor integrated circuit structures |
JPS59175471A (ja) * | 1983-03-02 | 1984-10-04 | バイエル・アクチエンゲゼルシヤフト | 1,3−ジアゾリル−2−プロパノ−ル |
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