JPS58107649A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS58107649A JPS58107649A JP20654081A JP20654081A JPS58107649A JP S58107649 A JPS58107649 A JP S58107649A JP 20654081 A JP20654081 A JP 20654081A JP 20654081 A JP20654081 A JP 20654081A JP S58107649 A JPS58107649 A JP S58107649A
- Authority
- JP
- Japan
- Prior art keywords
- power source
- source wiring
- lines
- integrated circuit
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- Geometry (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路装置に関し、特に半導体基板表
面に設けらnる電源線の配置に関する。
面に設けらnる電源線の配置に関する。
近年、半導体集積回路装置の高密度集積化に伴い、限ら
nた半導体チップ内に集積さnる素子数が増加し、その
ため消費力も増え、電源線の配置の仕方によっては電源
線の電気的抵抗による電圧降下も無視できなくなってい
る。
nた半導体チップ内に集積さnる素子数が増加し、その
ため消費力も増え、電源線の配置の仕方によっては電源
線の電気的抵抗による電圧降下も無視できなくなってい
る。
第1図は従来の反転回路の一例の回路図である。
反転回路はPチャンネルMCJ81=″E’l’:Qt
を負荷素子とし、NチャンネルML)Sk’E’l’
:Q!t−駆動素子として直列接続し、喘子A、isか
ら信号管入力し、4子Cから出力を取出す。
を負荷素子とし、NチャンネルML)Sk’E’l’
:Q!t−駆動素子として直列接続し、喘子A、isか
ら信号管入力し、4子Cから出力を取出す。
!$2図は第1図に示した反転回路を形成した半導体チ
ップの一例の平面図でおる。
ップの一例の平面図でおる。
半導体チップに拡散層It設け、絶縁膜を介してポリシ
リコンのゲート2を設け、更に絶縁膜を介してAI等に
よpt源yavcc!接地疎むND瞥出力取出し線C1
−設ける。こnらの@は、絶縁膜にあけたコンタクト孔
3により拡散層lと接続している。ゲート2の一端に入
力端子に、Bf設ける。
リコンのゲート2を設け、更に絶縁膜を介してAI等に
よpt源yavcc!接地疎むND瞥出力取出し線C1
−設ける。こnらの@は、絶縁膜にあけたコンタクト孔
3により拡散層lと接続している。ゲート2の一端に入
力端子に、Bf設ける。
半導体集積(9)路装置の集積密度が低いうちは上記の
ような配線で済んでいた。しかし、集積密度が高くなっ
てくると、配線数も多くなり他の素子の上に配II全通
して面積の有効利用化が針らnるようになってきた。
ような配線で済んでいた。しかし、集積密度が高くなっ
てくると、配線数も多くなり他の素子の上に配II全通
して面積の有効利用化が針らnるようになってきた。
1!3図はl第1図に示した反転回路を形成した半導体
チップの他の例の平面図である。
チップの他の例の平面図である。
前述のように1面積の有効利用化のために、他の素子の
信号線φ11φ雪−φSを反転回路の上を通過させる。
信号線φ11φ雪−φSを反転回路の上を通過させる。
このため電源線vccI接地線LiNL)。
出力取出し標Cの形状t−変え、拡散Ill 1に接続
するコンタクト孔3の数を極喝に減らす。このため4源
線V。Cが拡散領域の4喝で接続したとするとD 拡散Ill 1の他方の端部1例えば図の接地IIO参
拝の下の部分までの距禰が長くなり、その間は拡散・−
の抵抗により゛電圧降下が起り、こot電圧降下無視で
きないという欠点がある。
するコンタクト孔3の数を極喝に減らす。このため4源
線V。Cが拡散領域の4喝で接続したとするとD 拡散Ill 1の他方の端部1例えば図の接地IIO参
拝の下の部分までの距禰が長くなり、その間は拡散・−
の抵抗により゛電圧降下が起り、こot電圧降下無視で
きないという欠点がある。
本発明は上記欠点を除去し、′−電圧降下起らないよう
に電源@を配電した半導体集積回路を提供するものであ
る。
に電源@を配電した半導体集積回路を提供するものであ
る。
本発明は、半導体基板に半導体素子を複数個設け1表面
に複数の電源線及び信号線を配置した半導体集積回路装
置において、第1の電源の配線の近傍に第2の電源の配
@を配置しtことを特徴とする。
に複数の電源線及び信号線を配置した半導体集積回路装
置において、第1の電源の配線の近傍に第2の電源の配
@を配置しtことを特徴とする。
本発明の実施例について図l1liを用いて説明する。
渠4図扛本祐明の一実施例の平面図である。
半導体チップに拡散層1ffi設け、絶縁膜を介してポ
リシリコンqゲート2を設け、18縁暎を介してアルミ
ニウムで1m41i1VCCI接地線UN L)、出力
取出し線Ct設け、コンタクト穴3により拡散Ill
1と接続させる。ゲート2には入力端子A、Bを設ける
。信号線φIIφl#φ3は他の端子に接続されるもの
である。
リシリコンqゲート2を設け、18縁暎を介してアルミ
ニウムで1m41i1VCCI接地線UN L)、出力
取出し線Ct設け、コンタクト穴3により拡散Ill
1と接続させる。ゲート2には入力端子A、Bを設ける
。信号線φIIφl#φ3は他の端子に接続されるもの
である。
本発明は′iIc#線の配置に特徴がめる。今、電源纏
vCct−第1の電源の配線、接地線GhDを第2の電
源の配縁とすると、第1の電源の配4svccのの近傍
に第2の電源の配@GへD2配置する。このように電源
4mを配置すると拡散層1における電jIt平行に配列
するとレイアウトの自由度が増し。
vCct−第1の電源の配線、接地線GhDを第2の電
源の配縁とすると、第1の電源の配4svccのの近傍
に第2の電源の配@GへD2配置する。このように電源
4mを配置すると拡散層1における電jIt平行に配列
するとレイアウトの自由度が増し。
高密度集積化と設計が容易になるという利点も得ら16
・
1以上詳細に説明したように1本発明によnば電圧
降下を低減させ、しかも高密度集積化が容易な半導体集
積回路装置が得られるのでその効果は大きい。
・
1以上詳細に説明したように1本発明によnば電圧
降下を低減させ、しかも高密度集積化が容易な半導体集
積回路装置が得られるのでその効果は大きい。
第1図は従来の反転回路の一例の回路図、第2図は纂1
図に示した反転回路を形成した半導体チ、プの一例の平
面図、第3図は第1図に示した反転回路を形成した半導
体チップの他の例の平面図。 第4図は本発明の一実施例の平面図である。 l・・・・・・拡散層、2・・・・・・ゲート、3・・
・・・・コンタクト孔、A、B・・・・・・入力端子、
C・・・・・・出力取出し線。 GNi)・・・・・・接地線、Q19Qs・・・・・・
MOSFET。 VcC・・・・・・電源線、φ1−φl−φ3・・・・
・・信号線。 蓼3 目 ネ4 図 手続補正書(自発) 特許庁長官 殿 1、事件の表示 昭和56年特 許願第2065
40号2、発明の名称 半導体集積回路装置3、補
正をする者 事件との関係 出 願 人東京都港区芝五
丁目33番1号 4、代理人 〒108 東京都港区芝五丁目37番8号 住人三田
ビル6、補正の内容(特願昭56−206540号)(
1) 明細書第2頁、1行目のrPJをrNJK訂正
いたします。
図に示した反転回路を形成した半導体チ、プの一例の平
面図、第3図は第1図に示した反転回路を形成した半導
体チップの他の例の平面図。 第4図は本発明の一実施例の平面図である。 l・・・・・・拡散層、2・・・・・・ゲート、3・・
・・・・コンタクト孔、A、B・・・・・・入力端子、
C・・・・・・出力取出し線。 GNi)・・・・・・接地線、Q19Qs・・・・・・
MOSFET。 VcC・・・・・・電源線、φ1−φl−φ3・・・・
・・信号線。 蓼3 目 ネ4 図 手続補正書(自発) 特許庁長官 殿 1、事件の表示 昭和56年特 許願第2065
40号2、発明の名称 半導体集積回路装置3、補
正をする者 事件との関係 出 願 人東京都港区芝五
丁目33番1号 4、代理人 〒108 東京都港区芝五丁目37番8号 住人三田
ビル6、補正の内容(特願昭56−206540号)(
1) 明細書第2頁、1行目のrPJをrNJK訂正
いたします。
Claims (1)
- 半導体基板に半導体素子を複数個設け1表面に複数の電
源線及び信号!!を配置し九半導体集積回路装置におい
て、第1の電源の配線の近傍に第2の1源の配@を配置
したことを特徴とする半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20654081A JPS58107649A (ja) | 1981-12-21 | 1981-12-21 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20654081A JPS58107649A (ja) | 1981-12-21 | 1981-12-21 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58107649A true JPS58107649A (ja) | 1983-06-27 |
Family
ID=16525060
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20654081A Pending JPS58107649A (ja) | 1981-12-21 | 1981-12-21 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58107649A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60193361A (ja) * | 1984-03-14 | 1985-10-01 | Mitsubishi Electric Corp | 半導体集積回路 |
JPS61219164A (ja) * | 1985-03-25 | 1986-09-29 | Nec Corp | 半導体集積回路 |
JPS6254939A (ja) * | 1985-09-04 | 1987-03-10 | Nec Corp | モノリシツク集積回路 |
JPH0282638A (ja) * | 1988-09-20 | 1990-03-23 | Sanyo Electric Co Ltd | 半導体集積回路 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4939314A (ja) * | 1972-08-14 | 1974-04-12 | ||
JPS4939556A (ja) * | 1972-08-23 | 1974-04-13 | ||
JPS5858751A (ja) * | 1981-10-05 | 1983-04-07 | Hitachi Ltd | 集積回路装置 |
-
1981
- 1981-12-21 JP JP20654081A patent/JPS58107649A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4939314A (ja) * | 1972-08-14 | 1974-04-12 | ||
JPS4939556A (ja) * | 1972-08-23 | 1974-04-13 | ||
JPS5858751A (ja) * | 1981-10-05 | 1983-04-07 | Hitachi Ltd | 集積回路装置 |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60193361A (ja) * | 1984-03-14 | 1985-10-01 | Mitsubishi Electric Corp | 半導体集積回路 |
JPS61219164A (ja) * | 1985-03-25 | 1986-09-29 | Nec Corp | 半導体集積回路 |
JPS6254939A (ja) * | 1985-09-04 | 1987-03-10 | Nec Corp | モノリシツク集積回路 |
JPH0587018B2 (ja) * | 1985-09-04 | 1993-12-15 | Nippon Electric Co | |
JPH0282638A (ja) * | 1988-09-20 | 1990-03-23 | Sanyo Electric Co Ltd | 半導体集積回路 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH021928A (ja) | 半導体集積回路 | |
JP3217336B2 (ja) | 半導体装置 | |
US7595561B2 (en) | Semiconductor device including multiple rows of peripheral circuit units | |
EP0249988A2 (en) | A master-slice integrated circuit having an improved arrangement of transistor elements for simplified wirings | |
JPH04102370A (ja) | 半導体集積回路装置 | |
JP2987088B2 (ja) | Mos技術電力デバイスチィップ及びパッケージ組立体 | |
JPS58107649A (ja) | 半導体集積回路装置 | |
JPH1065146A (ja) | 半導体集積回路装置 | |
US3478229A (en) | Multifunction circuit device | |
JPS586157A (ja) | Cmosマスタ・スライスlsi | |
JPH0252468A (ja) | 半導体装置 | |
JPS62150740A (ja) | 半導体集積回路装置 | |
EP0104754A1 (en) | Metal insulator semiconductor device with source region connected to a reference voltage | |
JPS58119648A (ja) | 半導体集積回路装置 | |
JPS6325962A (ja) | 半導体集積回路装置 | |
JP3211871B2 (ja) | 入出力保護回路 | |
JPS58222573A (ja) | 半導体集積回路装置 | |
JPS63107140A (ja) | 半導体集積回路装置 | |
JPH0666412B2 (ja) | 積層型半導体集積回路 | |
JPH0221642A (ja) | 電力用半導体装置 | |
JP3010911B2 (ja) | 半導体装置 | |
JP3271435B2 (ja) | 半導体集積回路装置 | |
JP3060235B2 (ja) | Cmos集積回路 | |
JPH0629466A (ja) | 半導体集積回路 | |
JPH04120771A (ja) | マスタースライス方式集積回路装置用遅延セル |