JPS5864069A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS5864069A JPS5864069A JP56163599A JP16359981A JPS5864069A JP S5864069 A JPS5864069 A JP S5864069A JP 56163599 A JP56163599 A JP 56163599A JP 16359981 A JP16359981 A JP 16359981A JP S5864069 A JPS5864069 A JP S5864069A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はフローティングゲート型不揮発性メモリに関す
る。
る。
従来、フローティングゲート型不揮発性メモリのうち、
電気的に書換え可能な素子構造としては第1図(イ)、
(ロ)に示すような、pm基板100上にnチャネルの
フローティングゲート型素子を形成し、フローティング
ゲート105下の絶縁膜の一部を薄くシ、電荷がトンネ
ルできる膜ソースまたはトレー7On 拡散層101上
、T。
電気的に書換え可能な素子構造としては第1図(イ)、
(ロ)に示すような、pm基板100上にnチャネルの
フローティングゲート型素子を形成し、フローティング
ゲート105下の絶縁膜の一部を薄くシ、電荷がトンネ
ルできる膜ソースまたはトレー7On 拡散層101上
、T。
るいは第2図(El)に示すようにチャネル上へおいた
ものであった。図中、102は薄い絶縁膜で形成された
トンネル可能な領域、104は層間絶縁膜、105は制
御グー)、106は保護絶縁膜を示す。
ものであった。図中、102は薄い絶縁膜で形成された
トンネル可能な領域、104は層間絶縁膜、105は制
御グー)、106は保護絶縁膜を示す。
前記の従来型素子において1本発明者等の知見によれば
、第1図(イ)に示す装置においては。
、第1図(イ)に示す装置においては。
ソースまたはドレイン領域である♂拡散層101上に形
成されたトンネル可能な絶縁膜(以下本明細書において
はTIと略称する)の特性が悪く。
成されたトンネル可能な絶縁膜(以下本明細書において
はTIと略称する)の特性が悪く。
書換え回数を増すと、素子が劣化する現象がみられ食。
#11図(ロ)K示す装置では、 TIの特性は良好′
であるが、書換えが基板100と制御グー) 10−5
の間に電圧を印加することによって行なわれる結果、素
子の機能上不十分な点がある二本発明の第1の目的は、
したがって、ソースまたはドレイン領域と制御ゲートの
間に電圧を印加することによって書換えを行なうむとが
で睡、シか屯良好なTI特性を有する。すなわち書換え
回数を増しても素子の劣化現象が少ないブローティング
ゲート型不揮発性メモリを提供することである。
であるが、書換えが基板100と制御グー) 10−5
の間に電圧を印加することによって行なわれる結果、素
子の機能上不十分な点がある二本発明の第1の目的は、
したがって、ソースまたはドレイン領域と制御ゲートの
間に電圧を印加することによって書換えを行なうむとが
で睡、シか屯良好なTI特性を有する。すなわち書換え
回数を増しても素子の劣化現象が少ないブローティング
ゲート型不揮発性メモリを提供することである。
本発明の第2の目的は前記フローティングゲート型不揮
発性メモリを製造することを可能にする製造方法を提供
することである。
発性メモリを製造することを可能にする製造方法を提供
することである。
本発明の第1の目的を達成するために0本発明によるフ
ローティングゲート型不揮発性メモリは。
ローティングゲート型不揮発性メモリは。
基板と逆導電型の高不純物濃度領域を基板表面に有し、
該領域に隣接して基板表面上に形成された絶縁膜を介し
てフローティングゲート、さらに絶縁膜を介してコント
ロールゲートを有する不揮発性メモリにおいて、上記高
不純物濃度領域とは独立に形成され、かつ基板と逆導電
型であって上記絶**を介して上記ブローティングゲー
トと対向する他の領域を基板表面に有することを要旨と
する。
該領域に隣接して基板表面上に形成された絶縁膜を介し
てフローティングゲート、さらに絶縁膜を介してコント
ロールゲートを有する不揮発性メモリにおいて、上記高
不純物濃度領域とは独立に形成され、かつ基板と逆導電
型であって上記絶**を介して上記ブローティングゲー
トと対向する他の領域を基板表面に有することを要旨と
する。
本発明の第2の目的を達成するために0本発明によるフ
ローティングゲート型不揮発性メ毎りの製造方法は、半
導体基板表面に、基板と逆導電型の領域を形成する工程
2部分的に上記領域と重々り合うごとく上記基板表面上
にゲート絶縁膜を形成する工程、上記グー(絶縁膜上に
ゲート電極を形成する工程、該ゲート電極の自己整合で
、基板と逆導電型の領域を基板表面に形成する工程を含
むことを要旨とする。
ローティングゲート型不揮発性メ毎りの製造方法は、半
導体基板表面に、基板と逆導電型の領域を形成する工程
2部分的に上記領域と重々り合うごとく上記基板表面上
にゲート絶縁膜を形成する工程、上記グー(絶縁膜上に
ゲート電極を形成する工程、該ゲート電極の自己整合で
、基板と逆導電型の領域を基板表面に形成する工程を含
むことを要旨とする。
すなわち、既に前に述べたように0本発明者等の実験に
よれば、館1図(イ)に示す装置の特性劣化は高濃1n
領域上に形成さねた絶縁膜の特性に原因があることが明
確になった。他方トンネル可能領域がチャネル上に形成
されている第1図(a)に示す装置では1機能上問題が
あるので。
よれば、館1図(イ)に示す装置の特性劣化は高濃1n
領域上に形成さねた絶縁膜の特性に原因があることが明
確になった。他方トンネル可能領域がチャネル上に形成
されている第1図(a)に示す装置では1機能上問題が
あるので。
本発明によるフローティングゲート型不揮発性メモIJ
41基本的には第1図(イ)に示す装置に類似するが
、トーンネル可能な領域がソースまたはドレイン領域そ
のものの上にはなく、それと独立に形成された基板と逆
導電型の領域上にある点に特徴がある。
41基本的には第1図(イ)に示す装置に類似するが
、トーンネル可能な領域がソースまたはドレイン領域そ
のものの上にはなく、それと独立に形成された基板と逆
導電型の領域上にある点に特徴がある。
このようにするととKより、トンネル可能な領域の絶縁
膜の良好な特性が得られるように、その下の基板と逆導
電型の領域の形成方法をソースまたはドレインの形成方
法と独立に選ぶことができる。このためLSIとしての
性能をそこなうことなく、不揮発性メモリとしての性能
を向上させることができる。
膜の良好な特性が得られるように、その下の基板と逆導
電型の領域の形成方法をソースまたはドレインの形成方
法と独立に選ぶことができる。このためLSIとしての
性能をそこなうことなく、不揮発性メモリとしての性能
を向上させることができる。
以下に、附図を参照しなから6附図を用いて本発明を一
層詳細に説明する。
層詳細に説明する。
第2図(イ)を参照すれば、比抵抗10〜15Ω国p型
(100)基板10表面を熱酸化により約10 nn*
の酸化膜2を形成し、この上に約100%票の8i、N
4膜5を形成した。ホトエツチング技術により所定部分
の81.N4膜をエツチング除去し感光声樹脂を取り去
った後、8bまたはAsイオンを約10 /cIJの
ドーズ量で打込んで、n 層4を形成した。この後、第
2図(ロ)に示すように。
(100)基板10表面を熱酸化により約10 nn*
の酸化膜2を形成し、この上に約100%票の8i、N
4膜5を形成した。ホトエツチング技術により所定部分
の81.N4膜をエツチング除去し感光声樹脂を取り去
った後、8bまたはAsイオンを約10 /cIJの
ドーズ量で打込んで、n 層4を形成した。この後、第
2図(ロ)に示すように。
通常の分離酸化およびゲート酸化を行ない、約90’O
ssの分離酸化膜5および約50 nmのゲート酸化膜
6を得た。この後、第2図(ハ)に示すように、上記領
域40表面の一部に、トンネル可能な絶縁膜6′を形成
し、多結、晶によるフローティングゲートを形成し9層
間絶縁膜8を形成し食後多結晶シリコンによる制御グー
)9を形成した。
ssの分離酸化膜5および約50 nmのゲート酸化膜
6を得た。この後、第2図(ハ)に示すように、上記領
域40表面の一部に、トンネル可能な絶縁膜6′を形成
し、多結、晶によるフローティングゲートを形成し9層
間絶縁膜8を形成し食後多結晶シリコンによる制御グー
)9を形成した。
その後、ゲート9をマスクに、 AsイオンまたはPイ
オンを10”/7に打込み9本来の拡散層配線部分であ
るn 型高不純物濃度層10を形成した。
オンを10”/7に打込み9本来の拡散層配線部分であ
るn 型高不純物濃度層10を形成した。
その後、全面にりン硅酸ガラスから成る保護膜11を堆
積させ、所定の部分にコンタクト用孔12をあけ0M配
線13と電気的接続をとった。
積させ、所定の部分にコンタクト用孔12をあけ0M配
線13と電気的接続をとった。
第2図(ニ)は第2図(ハ)に対応する平面図を示し、
第2図(ハ)は第2図(ニ)のハーバ@にそって切った
断面図である。ここで示した例は。
第2図(ハ)は第2図(ニ)のハーバ@にそって切った
断面図である。ここで示した例は。
ソース、ドレインよりも低濃度領域上ttc TIを形
成する一必要がある場合であったが、逆に高濃度領域上
に形成する場合も同様に応用できる。
成する一必要がある場合であったが、逆に高濃度領域上
に形成する場合も同様に応用できる。
このような構成にした場合1作成した不揮発性メモリは
、第3図曲線Bに示したように書換え疲労が小さい特徴
をもつことが明らかとなった。同図中0曲線人は、従来
の高濃[n+製型領域上形成したときの素子特性である
。
、第3図曲線Bに示したように書換え疲労が小さい特徴
をもつことが明らかとなった。同図中0曲線人は、従来
の高濃[n+製型領域上形成したときの素子特性である
。
また1本発明によれば、n+層4を先に形成するため、
第4図に示すように、配線間の接続を同時に形成するこ
とが利用でき、集積度の向上をはかることが期待できる
。図中、1,5,9.および10は第2図の同一の番号
が示すものと同じ部分を示し、4′は2つの異った素子
に属する領域を接続するための、n中層4と同時に形成
される配線層を示す。
第4図に示すように、配線間の接続を同時に形成するこ
とが利用でき、集積度の向上をはかることが期待できる
。図中、1,5,9.および10は第2図の同一の番号
が示すものと同じ部分を示し、4′は2つの異った素子
に属する領域を接続するための、n中層4と同時に形成
される配線層を示す。
本発明によれは、トンネル膜を形成する領域On+層と
、配線に用いるn層を独立に形成するため、素子特性の
向上と、配線抵抗あるいは、寄生容量の減少を独立に設
定でき、高性能の不揮発性メモリを高密度に集積できる
。
、配線に用いるn層を独立に形成するため、素子特性の
向上と、配線抵抗あるいは、寄生容量の減少を独立に設
定でき、高性能の不揮発性メモリを高密度に集積できる
。
また1本製造方法は、先に形成するn 層を有効に用い
ることにより、立体豹な配線が有効どなり、高集積化に
著しい効果をもつ。ただし2本発明の趣旨にしたがえば
、先に形成するt+層をかならずしも分離酸化の前に行
なう必要はない。この場合、実施例に示さなかったPな
どの拡散係数が比較的大きい不純物も先に形成する領域
に用いることができる。
ることにより、立体豹な配線が有効どなり、高集積化に
著しい効果をもつ。ただし2本発明の趣旨にしたがえば
、先に形成するt+層をかならずしも分離酸化の前に行
なう必要はない。この場合、実施例に示さなかったPな
どの拡散係数が比較的大きい不純物も先に形成する領域
に用いることができる。
第1図は従来の′2種類の70一テインググート型不揮
発性メそりの素子断面図、第2図(イ)。 (ロ)、(ハ)は本発明による製造方法の工程を示す断
面図2第2図(ニ)は同じ装置の平面図。 第5図は本発明による素子の書換え劣化特性を示すダイ
ヤグラム、・、第4図は本発明の利点を示す素子断面図
である。 1・・・p型基板 2・・・酸化膜3・・・8
i、N4膜 4・・・を層4′・・・配線層
5−・分離酸化膜6・・・ゲート酸化膜 6′・・・トンネル可能な絶縁膜 7・・・フローティングゲート 8・・・層間絶縁膜 9・・・制御ゲート 10 ・・・高不純物濃度層(n層) 11・・・保護膜 12・−コンタクト用孔 13・・AJ配線 代理人弁理土中村純之助 図面の浄書(内容に変更なし) 1′F1図 (イ) J4P2 凶 (イ) (0) (ハ) 才2図 (ニ) 才3図 1’4 図 第1頁の続き 0発 明 者 雨具− 国分寺市東恋ケ窪−丁目280番 地株式会社日立製作所中央研究 所内′ 0発 明 者 加賀徹 国分寺市東恋ケ窪−丁目280番 地株式会社日立製作所中央研究 所内 手続補正書 昭和56年12月25日 特許庁長官 殿 事件の表示 昭和56年特許願第:L63599号発
明の名称 半導体装置およびその製造方法補正をする
者 事件との関係 特許出願人 代理人 補正の内容 委任状1通、浄書図面を添付のとおシ
補正する。
発性メそりの素子断面図、第2図(イ)。 (ロ)、(ハ)は本発明による製造方法の工程を示す断
面図2第2図(ニ)は同じ装置の平面図。 第5図は本発明による素子の書換え劣化特性を示すダイ
ヤグラム、・、第4図は本発明の利点を示す素子断面図
である。 1・・・p型基板 2・・・酸化膜3・・・8
i、N4膜 4・・・を層4′・・・配線層
5−・分離酸化膜6・・・ゲート酸化膜 6′・・・トンネル可能な絶縁膜 7・・・フローティングゲート 8・・・層間絶縁膜 9・・・制御ゲート 10 ・・・高不純物濃度層(n層) 11・・・保護膜 12・−コンタクト用孔 13・・AJ配線 代理人弁理土中村純之助 図面の浄書(内容に変更なし) 1′F1図 (イ) J4P2 凶 (イ) (0) (ハ) 才2図 (ニ) 才3図 1’4 図 第1頁の続き 0発 明 者 雨具− 国分寺市東恋ケ窪−丁目280番 地株式会社日立製作所中央研究 所内′ 0発 明 者 加賀徹 国分寺市東恋ケ窪−丁目280番 地株式会社日立製作所中央研究 所内 手続補正書 昭和56年12月25日 特許庁長官 殿 事件の表示 昭和56年特許願第:L63599号発
明の名称 半導体装置およびその製造方法補正をする
者 事件との関係 特許出願人 代理人 補正の内容 委任状1通、浄書図面を添付のとおシ
補正する。
Claims (2)
- (1)基板と逆導電型の高不純物濃度領域を基板表面に
有し、咳領域に隣接して基板表面上に形成された絶縁膜
を介してフローティングゲート、さらに絶縁膜を介して
コントロ′−ルゲートを有する不揮発性メモリにおいて
、上記高不純物濃度領域とは独立に形成され、基板と逆
導電型であって。 上記絶縁膜を介して上記フローティングゲートと対向す
る他の領域を基板表面に有することを特徴とする半導体
装置。 - (2)半導体基板表面に基板と逆導電型の領域を形成す
る工程1部分的に上記領域と重なり合うごとく上記基板
表面上にゲート絶縁膜を形成する工程、上記ゲート絶縁
膜上にゲート電極を形成する工程、該ゲート電極の自己
整合で、基板と逆導伝聾の領域を基板表面に形成する工
程を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56163599A JPS5864069A (ja) | 1981-10-14 | 1981-10-14 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56163599A JPS5864069A (ja) | 1981-10-14 | 1981-10-14 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5864069A true JPS5864069A (ja) | 1983-04-16 |
Family
ID=15776979
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56163599A Pending JPS5864069A (ja) | 1981-10-14 | 1981-10-14 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5864069A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60502128A (ja) * | 1983-08-29 | 1985-12-05 | シ−ク・テクノロジイ・インコ−ポレイテツド | 不揮発性mosメモリ装置の製造方法 |
US5086008A (en) * | 1988-02-29 | 1992-02-04 | Sgs-Thomson Microelectronics S.R.L. | Process for obtaining high-voltage N channel transistors particularly for EEPROM memories with CMOS technology |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55111173A (en) * | 1979-02-20 | 1980-08-27 | Nec Corp | Semiconductor memory device |
-
1981
- 1981-10-14 JP JP56163599A patent/JPS5864069A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55111173A (en) * | 1979-02-20 | 1980-08-27 | Nec Corp | Semiconductor memory device |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60502128A (ja) * | 1983-08-29 | 1985-12-05 | シ−ク・テクノロジイ・インコ−ポレイテツド | 不揮発性mosメモリ装置の製造方法 |
JPH0548632B2 (ja) * | 1983-08-29 | 1993-07-22 | Shiiku Tekunorojii Inc | |
US5086008A (en) * | 1988-02-29 | 1992-02-04 | Sgs-Thomson Microelectronics S.R.L. | Process for obtaining high-voltage N channel transistors particularly for EEPROM memories with CMOS technology |
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