JPS61156854A - 相補型ｍｏｓ半導体装置の入力保護回路 - Google Patents
相補型ｍｏｓ半導体装置の入力保護回路Info
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- JPS61156854A JPS61156854A JP59275419A JP27541984A JPS61156854A JP S61156854 A JPS61156854 A JP S61156854A JP 59275419 A JP59275419 A JP 59275419A JP 27541984 A JP27541984 A JP 27541984A JP S61156854 A JPS61156854 A JP S61156854A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、相補型ＭＯＳ半導体装置に関し、特にその
入力保護回路に関する。
入力保護回路に関する。
第５図及び第８−はこの種の入力保護回路の第１、第２
の従来例を示す断面図であり、両図において、１はｎ形
基板、２はｐ−アイランド、３はｎ十拡散層、４はｐ十
拡散層、５は半導体基板上の絶縁層、６は金属配線層、
７は多結晶シリコン、８は絶縁層、９はゲート酸化膜で
ある。
の従来例を示す断面図であり、両図において、１はｎ形
基板、２はｐ−アイランド、３はｎ十拡散層、４はｐ十
拡散層、５は半導体基板上の絶縁層、６は金属配線層、
７は多結晶シリコン、８は絶縁層、９はゲート酸化膜で
ある。
第４図、第７図はそれぞれ第５図、第８図で示す入力保
護回路の等価回路図である。図において、Ｄ３〜Ｄ５．
Ｄ６．Ｄ７はクランプダイオード、Ｒ２，Ｒ３は入力抵
抗、ＦＥＴ３．ＦＥＴ４．ＦＥＴ５．ＦＥＴ６は相補型
ＭＯ５トランジスタであり、ＦＥＴ３は第５図の左方に
ある９と、その下の１の部分と、その両側の４と、その
左側の３等によって形成され、ＦＥＴ４は第５図の右方
にある９と、その下の２の部分と、その両側の３と、そ
の右側の４等によって形成される。またＦＥＴ５は第８
図の右方中はどにある９と、その下の１の部分と、その
両側の４と、その左側の３によって形成され、ＦＥＴ６
は第８図の右方にある９と、その下の２の部分と、その
両側の３と、その右側の４等によって形成され、る。
護回路の等価回路図である。図において、Ｄ３〜Ｄ５．
Ｄ６．Ｄ７はクランプダイオード、Ｒ２，Ｒ３は入力抵
抗、ＦＥＴ３．ＦＥＴ４．ＦＥＴ５．ＦＥＴ６は相補型
ＭＯ５トランジスタであり、ＦＥＴ３は第５図の左方に
ある９と、その下の１の部分と、その両側の４と、その
左側の３等によって形成され、ＦＥＴ４は第５図の右方
にある９と、その下の２の部分と、その両側の３と、そ
の右側の４等によって形成される。またＦＥＴ５は第８
図の右方中はどにある９と、その下の１の部分と、その
両側の４と、その左側の３によって形成され、ＦＥＴ６
は第８図の右方にある９と、その下の２の部分と、その
両側の３と、その右側の４等によって形成され、る。
第６図、第９図はそれぞれ第５図、第８図における寄生
トランジスタ回路を示す図であり、Ｔｒ７〜Ｔｒ １０
． Ｔｒ １１〜Ｔｒ １４は寄生トランジスタ、ＲＮ
−、Ｒｐ−は寄生抵抗である。
トランジスタ回路を示す図であり、Ｔｒ７〜Ｔｒ １０
． Ｔｒ １１〜Ｔｒ １４は寄生トランジスタ、ＲＮ
−、Ｒｐ−は寄生抵抗である。
次に動作について説明する。
第４〜６図の従来の第１例の入力保護回路において、第
４図に示すように、入力にトランジスタＦＥ７．３、Ｆ
ＥＴ４のソース・ゲート間絶縁耐圧ＶＭ以上の過電圧が
加わった場合、該トランジスタのソース・ゲート間容量
及び入力抵抗Ｒ２による時定数ＴＲ２はクランプダイオ
ードＤ３の導通動作時間ｔＤ３．クランプダイオードＤ
５の導通動作時間ｔＤ５よりも大きい、従って該ソース
・ゲート間容量にソース・ゲート間絶縁耐圧ＶＭ以上の
電圧が加わる以前にクランプダイオードＤ３又はＤ５が
働き、入力電圧をクランプすることにより、ソース・ゲ
ート間の破壊を防止していた。
４図に示すように、入力にトランジスタＦＥ７．３、Ｆ
ＥＴ４のソース・ゲート間絶縁耐圧ＶＭ以上の過電圧が
加わった場合、該トランジスタのソース・ゲート間容量
及び入力抵抗Ｒ２による時定数ＴＲ２はクランプダイオ
ードＤ３の導通動作時間ｔＤ３．クランプダイオードＤ
５の導通動作時間ｔＤ５よりも大きい、従って該ソース
・ゲート間容量にソース・ゲート間絶縁耐圧ＶＭ以上の
電圧が加わる以前にクランプダイオードＤ３又はＤ５が
働き、入力電圧をクランプすることにより、ソース・ゲ
ート間の破壊を防止していた。
第７〜９図の従来の第２例の入力保護回路においても同
様な動作でソース・ゲート間の破壊を防止していた。
様な動作でソース・ゲート間の破壊を防止していた。
しかるに、従来の第１Ｎの入力保護回路では、第４図の
入力に負のサージが印加された場合、抵抗Ｒ２とクラン
プダイオードＤ５の容量による時定数だけクランプダイ
オードＤ５の動作が遅れるので、クランプダイオードＤ
５が動作する以前にクランプダイオードＤ３が破壊し、
電源ＶＤＤ側の出力端子の耐圧に比べ、極端に低い耐圧
となるという問題があった。
入力に負のサージが印加された場合、抵抗Ｒ２とクラン
プダイオードＤ５の容量による時定数だけクランプダイ
オードＤ５の動作が遅れるので、クランプダイオードＤ
５が動作する以前にクランプダイオードＤ３が破壊し、
電源ＶＤＤ側の出力端子の耐圧に比べ、極端に低い耐圧
となるという問題があった。
また、従来の第２例の入力保護回路では、入力過電圧の
パワーが第７図の抵抗Ｒ３に集中しこれを破壊するため
、静電破壊耐圧が±３００〜±４００ｖと低いという問
題があった。
パワーが第７図の抵抗Ｒ３に集中しこれを破壊するため
、静電破壊耐圧が±３００〜±４００ｖと低いという問
題があった。
次に、従来の第１例の入力保護回路においては、第６図
に示すような寄生トランジスタ回路が構成されるが、こ
の回路では寄生トランジスタＴｒ９及びＴｒｌＯのいず
れかがサージ等により動作し、トランジスタＴｒ７又は
Ｔｒ８のどちらかにベース電流が流れトリガされるとラ
ッチアンプ現象が発生し、入力ランチアツブ耐量が低い
という問題があった。
に示すような寄生トランジスタ回路が構成されるが、こ
の回路では寄生トランジスタＴｒ９及びＴｒｌＯのいず
れかがサージ等により動作し、トランジスタＴｒ７又は
Ｔｒ８のどちらかにベース電流が流れトリガされるとラ
ッチアンプ現象が発生し、入力ランチアツブ耐量が低い
という問題があった。
一方第２例の入力保護回路では、寄生トランジスタ回路
として第９図に示す回路が構成されるが、この回路では
寄生トランジスタＴｒ１３及びＴｒ１４のいずれかがサ
ージ等により動作し、トランジスタＴｒｌｌ及びＴｒ１
２のどちらかにベース電流が流れトリガされるとラッチ
アンプ現象が発生し、入力ランチアンプ耐量が低いとい
う問題があった。
として第９図に示す回路が構成されるが、この回路では
寄生トランジスタＴｒ１３及びＴｒ１４のいずれかがサ
ージ等により動作し、トランジスタＴｒｌｌ及びＴｒ１
２のどちらかにベース電流が流れトリガされるとラッチ
アンプ現象が発生し、入力ランチアンプ耐量が低いとい
う問題があった。
この発明は上記のような問題点を解消するためになされ
たもので、入力サージに対し高い静電破壊耐圧、ラッチ
アンプ耐量の得られる相補型ＭＯＳ半導体装置の入力保
護回路を得ることを目的とする。
たもので、入力サージに対し高い静電破壊耐圧、ラッチ
アンプ耐量の得られる相補型ＭＯＳ半導体装置の入力保
護回路を得ることを目的とする。
この発明に係る相補型ＭＯＳ半導体装置の入力保護回路
は、第１．第２のクランプダイオードの接続点と相補型
ＭＯＳ半導体装置のゲート間に抵抗を接続するとともに
、第１のクランプダイオードの周囲を第２の電源に接続
した第２導電型のアイランドで囲み、第２のクランプダ
イオード′が形成されている第２導電型のアイランドの
周囲を第１の電源に接続した第１導電型の拡散層で囲ん
だものである。
は、第１．第２のクランプダイオードの接続点と相補型
ＭＯＳ半導体装置のゲート間に抵抗を接続するとともに
、第１のクランプダイオードの周囲を第２の電源に接続
した第２導電型のアイランドで囲み、第２のクランプダ
イオード′が形成されている第２導電型のアイランドの
周囲を第１の電源に接続した第１導電型の拡散層で囲ん
だものである。
この発明においては、クランプダイオードが抵抗の前に
あるため、入力過電圧の抵抗へのパワーの集中を防ぎ、
入力静電破壊耐圧を高めている。
あるため、入力過電圧の抵抗へのパワーの集中を防ぎ、
入力静電破壊耐圧を高めている。
また第１のクランプダイオードの周囲を第２の電源に接
続した第２導電型のアイランドで囲み、さらに第２のク
ランプダイオードが形成されている第２導電型のアイラ
ンドの周囲を第１の電源に接続した第１導電型の拡散層
で囲むことにより、入カランチアンプ耐量を高めている
。
続した第２導電型のアイランドで囲み、さらに第２のク
ランプダイオードが形成されている第２導電型のアイラ
ンドの周囲を第１の電源に接続した第１導電型の拡散層
で囲むことにより、入カランチアンプ耐量を高めている
。
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例による入力保護回路を示し
、ＤＩは正の入力過電圧を回路上の高電位（Ｖｃｃ）に
クランプするクランプダイオード、Ｄ２は負の入力過電
圧を回路上の低電位にクランプするクランプダイオード
、Ｒ１はクランプダイオードＤＩ、Ｄ２とゲート端子の
間に接続された抵抗である。またＦＥＴＩとＦＥＴ２は
相補形ＭＯＳトランジスタである。
、ＤＩは正の入力過電圧を回路上の高電位（Ｖｃｃ）に
クランプするクランプダイオード、Ｄ２は負の入力過電
圧を回路上の低電位にクランプするクランプダイオード
、Ｒ１はクランプダイオードＤＩ、Ｄ２とゲート端子の
間に接続された抵抗である。またＦＥＴＩとＦＥＴ２は
相補形ＭＯＳトランジスタである。
第２図は第１図に示す入力保護回路の断面図である。第
２図において、１はｎ形基板、２はｐ−アイランド、３
はｎ十拡散層、４はｐ十拡散層、５は半導体基板上の絶
縁層、６は金属配線層、７は多結晶シリコン、８は絶縁
層、９はゲート酸化膜である。
２図において、１はｎ形基板、２はｐ−アイランド、３
はｎ十拡散層、４はｐ十拡散層、５は半導体基板上の絶
縁層、６は金属配線層、７は多結晶シリコン、８は絶縁
層、９はゲート酸化膜である。
そして第２図の左方に示すように、第１の導電型（ｎ形
）基板１上の第２導電型（ｐ形）拡散領域４によって第
１のクランプダイオードＤ１が形成され、その周囲が領
域４．配ｌ１Ｋ６を介して第２の電源Ｖｓｓに接続した
第２の導電型のアイランド２によって囲まれ、第２図の
左方中はどに示すように第１導電型基板１上の第２導電
型のアイランド２内の第１導電型拡散領域３によって第
２のクランプダイオードＤ２が形成され、該第２導電型
のアイランド２の周囲が配線６を介して第１の電源ＶＤ
Ｄに接続した第１の導電型拡散領域３によって囲まれ、
上記第１クランプダイオードＤ１のアノードと上記第２
のクランプダイオードＤ２のカソードとは入力端子ｖ１
と接続され、該入力端子ｖ１と相補型ＭＯＳトランジス
タのゲートとの間には抵抗Ｒ１が接続されている。そし
て上記相補形ＭＯＳトランジスタのうちのＦＥＴＩは第
２図の右方中はどにある９と、その上の７と、９の下の
１の部分と、その両側の４と、その左側の３等によって
形成され、ＦＥＴ２は第２図の右方にある９と、その上
の７と、９の下の２の部分と、その両側の３と、その右
側の４等によって形成されている。
）基板１上の第２導電型（ｐ形）拡散領域４によって第
１のクランプダイオードＤ１が形成され、その周囲が領
域４．配ｌ１Ｋ６を介して第２の電源Ｖｓｓに接続した
第２の導電型のアイランド２によって囲まれ、第２図の
左方中はどに示すように第１導電型基板１上の第２導電
型のアイランド２内の第１導電型拡散領域３によって第
２のクランプダイオードＤ２が形成され、該第２導電型
のアイランド２の周囲が配線６を介して第１の電源ＶＤ
Ｄに接続した第１の導電型拡散領域３によって囲まれ、
上記第１クランプダイオードＤ１のアノードと上記第２
のクランプダイオードＤ２のカソードとは入力端子ｖ１
と接続され、該入力端子ｖ１と相補型ＭＯＳトランジス
タのゲートとの間には抵抗Ｒ１が接続されている。そし
て上記相補形ＭＯＳトランジスタのうちのＦＥＴＩは第
２図の右方中はどにある９と、その上の７と、９の下の
１の部分と、その両側の４と、その左側の３等によって
形成され、ＦＥＴ２は第２図の右方にある９と、その上
の７と、９の下の２の部分と、その両側の３と、その右
側の４等によって形成されている。
第３図は第２図に示す回路の寄生トランジスタの回路図
である。
である。
次に上記実施例の動作を説明する。第１図の入力■１に
正の過電圧が加わった場合、ソース・ゲート間容量及び
入力抵抗Ｒ１による時定数ＴＲＩは、第１のクランプダ
イオードＤ１の導通動作時間ｔＤ１よりも大きいため、
ソース・ゲート間容量にソース・ゲート間絶縁耐圧以上
の電圧が加わる以前にクランプダイオードＤ１が動作し
、ソース・ゲート間の破壊を防ぐことができ、かつこれ
により抵抗Ｒ１への入力過電圧のパワーの集中を回避で
きる。そしてこのクランプダイオードＤ１により正の入
力過電圧に対する静電破壊耐層が決まるので、＋ ｔｏ
ｏｏ ｖ前後の高い静電破壊耐圧を得ることができる。
正の過電圧が加わった場合、ソース・ゲート間容量及び
入力抵抗Ｒ１による時定数ＴＲＩは、第１のクランプダ
イオードＤ１の導通動作時間ｔＤ１よりも大きいため、
ソース・ゲート間容量にソース・ゲート間絶縁耐圧以上
の電圧が加わる以前にクランプダイオードＤ１が動作し
、ソース・ゲート間の破壊を防ぐことができ、かつこれ
により抵抗Ｒ１への入力過電圧のパワーの集中を回避で
きる。そしてこのクランプダイオードＤ１により正の入
力過電圧に対する静電破壊耐層が決まるので、＋ ｔｏ
ｏｏ ｖ前後の高い静電破壊耐圧を得ることができる。
一方、入力に負の過電圧が加わった場合、ソース・ゲー
ト間容量及び入力抵抗Ｒ１による時定数ＴＲＩは第２の
クランプダイオードＤ２の導通動作時間ｔＤ２よりも大
きいため、ソース・ゲート間容量にソース・ゲート間絶
縁耐圧以上′の電圧が加わるよりも前に第２のクランプ
ダイオードＤ２が動作し、ソース・ゲート間の破壊を防
ぐことができ、かつこれにより抵抗Ｒ１へのパワーの集
中を回避できる。そしてこの第２のクランプダイオード
Ｄ２により負の入力過電圧に対する静電破壊耐圧が決ま
るので、−１０００Ｖ前後の静電破壊耐圧を得ることが
できる。
ト間容量及び入力抵抗Ｒ１による時定数ＴＲＩは第２の
クランプダイオードＤ２の導通動作時間ｔＤ２よりも大
きいため、ソース・ゲート間容量にソース・ゲート間絶
縁耐圧以上′の電圧が加わるよりも前に第２のクランプ
ダイオードＤ２が動作し、ソース・ゲート間の破壊を防
ぐことができ、かつこれにより抵抗Ｒ１へのパワーの集
中を回避できる。そしてこの第２のクランプダイオード
Ｄ２により負の入力過電圧に対する静電破壊耐圧が決ま
るので、−１０００Ｖ前後の静電破壊耐圧を得ることが
できる。
次に第２図から寄生トランジスタの回路として第３図に
示す回路が構成される。この回路において、Ｔｒ５は゛
上記第１のクランプダイオードＤ１の周囲を第２の電源
Ｖｓｓに接続したｐ形アイランド４によって囲ったこと
により形成されたトランジスタであり、このトランジス
タＴｒ５はトランジスタＴ ｒ ３よりｈｆｅが高く、
トランジスタＴｒ２のベース電流を流しにくクシている
ため、正方向のサージに対するラッチアンプ耐量が向上
する。
示す回路が構成される。この回路において、Ｔｒ５は゛
上記第１のクランプダイオードＤ１の周囲を第２の電源
Ｖｓｓに接続したｐ形アイランド４によって囲ったこと
により形成されたトランジスタであり、このトランジス
タＴｒ５はトランジスタＴ ｒ ３よりｈｆｅが高く、
トランジスタＴｒ２のベース電流を流しにくクシている
ため、正方向のサージに対するラッチアンプ耐量が向上
する。
に接続したｎ形拡散領域３で囲むことによって形成され
たトランジスタであり、このトランジスタＴｒ４はコレ
クタ側の抵抗を下げており、トランジスタＴｒｉのベー
ス電流を流しに＜＜シているため、負方向のサージに対
するラッチアップ耐量が向上する。
たトランジスタであり、このトランジスタＴｒ４はコレ
クタ側の抵抗を下げており、トランジスタＴｒｉのベー
ス電流を流しに＜＜シているため、負方向のサージに対
するラッチアップ耐量が向上する。
このように本実施例では、±ＩＫＶ前後の高い静電破壊
耐圧及び高いラッチアンプ耐量が得られる。
耐圧及び高いラッチアンプ耐量が得られる。
なお上記実施例では、入力抵抗Ｒ１を多結晶シリコン７
で形成したが、これはｎ十拡散層３．ｐ＋拡散［４によ
る拡散抵抗で形成してもよい。
で形成したが、これはｎ十拡散層３．ｐ＋拡散［４によ
る拡散抵抗で形成してもよい。
また上記実施例では、ｎ形基板によるものを説明したが
、本発明はｐ形基板を用いて構成してもよく、上記と同
様の効果を奏する。
、本発明はｐ形基板を用いて構成してもよく、上記と同
様の効果を奏する。
以上のように、この発明によれば、クランプダイオード
とゲート入力との間に抵抗を接続するように構成したの
で、高い静電破壊耐圧が得られ、また第１のクランプダ
イオードの周囲を第２の電源に接続したアイランドで囲
み、第２のクランプダイオードを形成しているアイラン
ドの周囲を第１の電源に接続した拡散領域で囲んだので
、高いラッチアップ耐量が得られる効果がある。
とゲート入力との間に抵抗を接続するように構成したの
で、高い静電破壊耐圧が得られ、また第１のクランプダ
イオードの周囲を第２の電源に接続したアイランドで囲
み、第２のクランプダイオードを形成しているアイラン
ドの周囲を第１の電源に接続した拡散領域で囲んだので
、高いラッチアップ耐量が得られる効果がある。
第１図はこの発明の一実施例による入力保護回路の回路
図、第２図は第１図の入力保護回路の断面図、第３図は
第２図に示す回路の寄生トランジスタ回路図、第４図は
従来の第１例の入力保護回路を示す図、第５図は第４図
に示す回路の断面図、第６図は第５図に示す回路の寄生
トランジスタ回路図、第７図は従来の第２例の入力保護
回路を示す図、第８図は第７図に示す回路の断面図、第
９図は第８図に示す回路の寄生トランジスタ回路図であ
る。 ｖｌ・・・入力、Ｄｌ・・・第１のクランプダイオード
、Ｄ２・・・第２のクランプダイオード、Ｒ１・・・抵
抗、１・−ｎ形基板、２・・・ｐ−アイランド、３・・
・ｎ十拡散層、４・・・ｐ十拡散層、５・・・、絶縁層
、６・・・金属配線層、７・・・多結晶シリコン、８・
・・絶縁層、９・・・ゲート酸化膜。 なお図中同一符号は同−又は相当部分を示す。
図、第２図は第１図の入力保護回路の断面図、第３図は
第２図に示す回路の寄生トランジスタ回路図、第４図は
従来の第１例の入力保護回路を示す図、第５図は第４図
に示す回路の断面図、第６図は第５図に示す回路の寄生
トランジスタ回路図、第７図は従来の第２例の入力保護
回路を示す図、第８図は第７図に示す回路の断面図、第
９図は第８図に示す回路の寄生トランジスタ回路図であ
る。 ｖｌ・・・入力、Ｄｌ・・・第１のクランプダイオード
、Ｄ２・・・第２のクランプダイオード、Ｒ１・・・抵
抗、１・−ｎ形基板、２・・・ｐ−アイランド、３・・
・ｎ十拡散層、４・・・ｐ十拡散層、５・・・、絶縁層
、６・・・金属配線層、７・・・多結晶シリコン、８・
・・絶縁層、９・・・ゲート酸化膜。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）同一半導体基板内にＰチャネルＭＯＳトランジス
タとＮチャネルＭＯＳトランジスタを形成することによ
り構成される相補型ＭＯＳ半導体装置の入力保護回路に
おいて、第１の導電型基板上の第２導電型拡散領域によ
って第１のクランプダイオードが形成され、その周囲が
第２の電源に接続した第２の導電型のアイランドによっ
て囲まれ、第１導電型基板上の第２導電型のアイランド
内の第１導電型拡散領域によって第２のクランプダイオ
ードが形成され、該第２導電型のアイランドの周囲が第
１の電源に接続した第１の導電型拡散領域によって囲ま
れ、上記第１のクランプダイオードのアノードと上記第
２のクランプダイオードのカソードとは入力端子と接続
され、該入力端子と相補型ＭＯＳトランジスタのゲート
との間には抵抗が接続されていることを特徴とする相補
型ＭＯＳ半導体装置の入力保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59275419A JPS61156854A (ja) | 1984-12-28 | 1984-12-28 | 相補型ｍｏｓ半導体装置の入力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59275419A JPS61156854A (ja) | 1984-12-28 | 1984-12-28 | 相補型ｍｏｓ半導体装置の入力保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61156854A true JPS61156854A (ja) | 1986-07-16 |
| JPH0312786B2 JPH0312786B2 (ja) | 1991-02-21 |
Family
ID=17555240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59275419A Granted JPS61156854A (ja) | 1984-12-28 | 1984-12-28 | 相補型ｍｏｓ半導体装置の入力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61156854A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8702576A (nl) * | 1987-07-23 | 1989-02-16 | Mitsubishi Electric Corp | Ingangsbeveiligingsinrichting van een halfgeleiderketeninrichting. |
| JPH03196565A (ja) * | 1989-12-26 | 1991-08-28 | Toshiba Micro Electron Kk | 入出力保護装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5763861A (en) * | 1980-10-06 | 1982-04-17 | Nec Corp | Semiconductor device |
| JPS58145155A (ja) * | 1982-02-24 | 1983-08-29 | Nec Corp | 半導体装置 |
| JPS58222573A (ja) * | 1982-06-18 | 1983-12-24 | Hitachi Ltd | 半導体集積回路装置 |
| JPS61135148A (ja) * | 1984-12-05 | 1986-06-23 | Mitsubishi Electric Corp | 半導体集積回路装置 |
-
1984
- 1984-12-28 JP JP59275419A patent/JPS61156854A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5763861A (en) * | 1980-10-06 | 1982-04-17 | Nec Corp | Semiconductor device |
| JPS58145155A (ja) * | 1982-02-24 | 1983-08-29 | Nec Corp | 半導体装置 |
| JPS58222573A (ja) * | 1982-06-18 | 1983-12-24 | Hitachi Ltd | 半導体集積回路装置 |
| JPS61135148A (ja) * | 1984-12-05 | 1986-06-23 | Mitsubishi Electric Corp | 半導体集積回路装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8702576A (nl) * | 1987-07-23 | 1989-02-16 | Mitsubishi Electric Corp | Ingangsbeveiligingsinrichting van een halfgeleiderketeninrichting. |
| JPH03196565A (ja) * | 1989-12-26 | 1991-08-28 | Toshiba Micro Electron Kk | 入出力保護装置 |
| JPH088308B2 (ja) * | 1989-12-26 | 1996-01-29 | 東芝マイクロエレクトロニクス株式会社 | 入出力保護装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0312786B2 (ja) | 1991-02-21 |
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