JPH0251755A - キャッシュ・メモリーアクセス用仮想/実アドレス変換装置 - Google Patents
キャッシュ・メモリーアクセス用仮想/実アドレス変換装置Info
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
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- G06F12/1045—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache
- G06F12/1054—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache the data cache being concurrently physically addressed
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、データ処理システムの中央処理装置と関連す
るキャッシュ記憶装置に関し、特に中央処理装置による
キャッシュ記憶装置のアクセス動作に関する。
るキャッシュ記憶装置に関し、特に中央処理装置による
キャッシュ記憶装置のアクセス動作に関する。
(従来の技術および解決しようとする課題)最近のデー
タ処理システムにおいては、各信号グループは、これと
関連するアドレスを有する。
タ処理システムにおいては、各信号グループは、これと
関連するアドレスを有する。
このアドレスは、データ処理システムの主記憶装置にお
ける1つの場所を識別するため使用され、信号グループ
自体の識別子として働き得る。実際には、1つの信号グ
ループは、少なくとも2つのアドレス(即ち、識別子)
と、1つの仮想アドレス即ち中央処理装置が信号グルー
プを識別するアドレスと、1つの実アドレス即ちデータ
処理システムの主記憶装置における特定の場所を識別す
るアドレスとを持つことができる。
ける1つの場所を識別するため使用され、信号グループ
自体の識別子として働き得る。実際には、1つの信号グ
ループは、少なくとも2つのアドレス(即ち、識別子)
と、1つの仮想アドレス即ち中央処理装置が信号グルー
プを識別するアドレスと、1つの実アドレス即ちデータ
処理システムの主記憶装置における特定の場所を識別す
るアドレスとを持つことができる。
最近のデータ処理システムは、中央処理装置と関連する
キャッシュ記憶装置を持つのが典型的である。このキャ
ッシュ記憶装置は、主記憶装置からの信号グループの比
較的遅い検索と、要求される信号グループに対する中央
処理装置の即時要求との間でバッファ機構として働く。
キャッシュ記憶装置を持つのが典型的である。このキャ
ッシュ記憶装置は、主記憶装置からの信号グループの比
較的遅い検索と、要求される信号グループに対する中央
処理装置の即時要求との間でバッファ機構として働く。
このキャッシュ記憶装置は、中央処理装置による要求の
高い確率を有する信号グループを格納する。
高い確率を有する信号グループを格納する。
1つの信号グループがキャッシュ記憶装置に格納される
場所は、当業者にとっては明らかであるように、実アド
レスと関連している。
場所は、当業者にとっては明らかであるように、実アド
レスと関連している。
第1図においては、典型的なデータ処理システムが示さ
れている。主記憶装置13が、所要の手順を実行するた
め中央処理装置14により要求されるデータ信号グルー
プを格納する。主記憶装置13あるいはユーザ装置15
からの中央処理装置11による要求の高い確率を有する
信号グループは、システムのインターフェース装置11
を介してキャッシュ記憶装置12へ転送される。あるデ
ータ処理システムのアーキテクチャにおいては、この信
号グループはシステム・バス上に送られ、これによりこ
のシステム・バスと対話する各構成要素に対するインタ
ーフェース装置を要求する。
れている。主記憶装置13が、所要の手順を実行するた
め中央処理装置14により要求されるデータ信号グルー
プを格納する。主記憶装置13あるいはユーザ装置15
からの中央処理装置11による要求の高い確率を有する
信号グループは、システムのインターフェース装置11
を介してキャッシュ記憶装置12へ転送される。あるデ
ータ処理システムのアーキテクチャにおいては、この信
号グループはシステム・バス上に送られ、これによりこ
のシステム・バスと対話する各構成要素に対するインタ
ーフェース装置を要求する。
信号グループは、中央処理装置14により要求されるま
では、キャッシュ記憶装置12に格納される。適正な信
号グループを検索するため、アドレス変換装置141が
、信号グループの識別のため中央処理装置14により使
用される仮想アドレスを、信号グループの識別のためデ
ータ処理システムの残部によりこの信号グループに対し
て使用される実アドレスへ変換する。このアドレス変換
装置は、データ処理システムのオペレーティング・シス
テムにより初期化され維持されるのが典型的である。中
央処理装置14における処理の後、この信号グループは
、前記アドレス変換装置により決定されるアドレスにお
けるキャッシュ記憶装置12へ戻され、その後プログラ
ムによって特定されたユーザ装置15または主記憶装置
13へ転送される。データ処理システムに習熟した当業
者には、上記の記述が概要であり、データ処理システム
は更に複雑であって先の記述とは異なる別の実施態様を
有することが明らかであろう。この記述は、本発明を理
解するための説明として記載した。
では、キャッシュ記憶装置12に格納される。適正な信
号グループを検索するため、アドレス変換装置141が
、信号グループの識別のため中央処理装置14により使
用される仮想アドレスを、信号グループの識別のためデ
ータ処理システムの残部によりこの信号グループに対し
て使用される実アドレスへ変換する。このアドレス変換
装置は、データ処理システムのオペレーティング・シス
テムにより初期化され維持されるのが典型的である。中
央処理装置14における処理の後、この信号グループは
、前記アドレス変換装置により決定されるアドレスにお
けるキャッシュ記憶装置12へ戻され、その後プログラ
ムによって特定されたユーザ装置15または主記憶装置
13へ転送される。データ処理システムに習熟した当業
者には、上記の記述が概要であり、データ処理システム
は更に複雑であって先の記述とは異なる別の実施態様を
有することが明らかであろう。この記述は、本発明を理
解するための説明として記載した。
次に第2図においては、従来技術による中央処理装置1
4によって選択された信号グループをキャッシュ記憶装
置25においてアクセスするプロセスが示される。アク
セスされる1つの信号グループの仮想アドレス21は、
典型的には1つのレジスタ23において中央処理装置に
より与えられる。この仮想アドレスは、少なくとも2つ
の部分、即ちn個の論理ビット位置からなるワード部分
21Aと、m個の論理ビット位置からなる仮想ページ番
号部分21Bとを含む。レジスタ23に格納される実ア
ドレスを決定するため、仮想アドレス2Iのワード部分
21Aがワード部分23Aとして変更されずに用いられ
、仮想アドレスの仮想ページ番号部分21Bが連想メモ
リー22に与えられる。
4によって選択された信号グループをキャッシュ記憶装
置25においてアクセスするプロセスが示される。アク
セスされる1つの信号グループの仮想アドレス21は、
典型的には1つのレジスタ23において中央処理装置に
より与えられる。この仮想アドレスは、少なくとも2つ
の部分、即ちn個の論理ビット位置からなるワード部分
21Aと、m個の論理ビット位置からなる仮想ページ番
号部分21Bとを含む。レジスタ23に格納される実ア
ドレスを決定するため、仮想アドレス2Iのワード部分
21Aがワード部分23Aとして変更されずに用いられ
、仮想アドレスの仮想ページ番号部分21Bが連想メモ
リー22に与えられる。
仮想ページ番号部分21Bの付与の結果連想メモリー2
2においてアクセスされる信号グループは、レジスタ2
3に格納される実ページ番号部分23Bのm個の論理ビ
ットとなる。このアドレス変換は、1クロツタ・サイク
ルToにおいて完了されるよう構成されるのが典型的で
ある。レジスタ23に格納される実アドレスは、この時
キャッシュ記憶装置25の内容のアクセスのため使用さ
れる。
2においてアクセスされる信号グループは、レジスタ2
3に格納される実ページ番号部分23Bのm個の論理ビ
ットとなる。このアドレス変換は、1クロツタ・サイク
ルToにおいて完了されるよう構成されるのが典型的で
ある。レジスタ23に格納される実アドレスは、この時
キャッシュ記憶装置25の内容のアクセスのため使用さ
れる。
実アドレスのワード部分23Aのnビットの位置には、
場所のアドレスを形成するため実ページ番号部分23B
からbビットが加えられ、この場所のアドレスは、キャ
ッシュの登録簿装置251のターミナルにおけるアドレ
スおよびキャッシュ記憶装置252のターミナルにおけ
るアドレスに与えられる。キャッシュ記憶装置における
場所のアドレスにより識別されるこの場所には、適当な
条件下では、中央処理装置により要求される信号グルー
プである信号グループが存在し得る。場所のアドレスに
よって識別されるキャッシュ登録簿装置におけるこの場
所には、キャッシュ記憶装置のアドレス指定された場所
に格納された信号グループの実アドレスの、比較アドレ
スと一般に呼ばれる実ページ番号部分23Bの(m−b
)個のビット位置に格納される論理信号と対応する信号
グループが格納されるa換言すれば、キャッシュ登録簿
装置に格納された場所のアドレスおよび(比較)アドレ
ス信号グループは一緒に、キャッシュ記憶装置における
対応する場所に格納された信号グループのアドレスを形
成する。キャッシュ記憶装置252に場所のアドレスを
与える結果、アドレス指定された場所に格納される一般
にレベルと呼ばれる複数の信号グループが、マルチプレ
クサ装置254に対して与えられる。この場所のアドレ
スがキャッシュ登録簿装置251に与えられる結果とし
て、この登録簿装置に格納された信号グループが、比較
装置253において実アドレス23の実ページ番号部分
23Bの残りの(m−b)個の信号と比較される。この
比較が結果として[真」の信号をもたらすと、場所のア
ドレスにおける信号グループは実アドレス23によって
識別され、選択された信号グループ(即ち、比較装置か
らの信号により識別されたレベル)がマルチプレクサ装
置254によって中央処理装置へ転送される。比較の結
果が「偽」の信号を生じる結果になると、この信号は、
適当な応答、典型的には主記憶装置からの識別された信
号グループの検索のため中央処理装置へ送られる。
場所のアドレスを形成するため実ページ番号部分23B
からbビットが加えられ、この場所のアドレスは、キャ
ッシュの登録簿装置251のターミナルにおけるアドレ
スおよびキャッシュ記憶装置252のターミナルにおけ
るアドレスに与えられる。キャッシュ記憶装置における
場所のアドレスにより識別されるこの場所には、適当な
条件下では、中央処理装置により要求される信号グルー
プである信号グループが存在し得る。場所のアドレスに
よって識別されるキャッシュ登録簿装置におけるこの場
所には、キャッシュ記憶装置のアドレス指定された場所
に格納された信号グループの実アドレスの、比較アドレ
スと一般に呼ばれる実ページ番号部分23Bの(m−b
)個のビット位置に格納される論理信号と対応する信号
グループが格納されるa換言すれば、キャッシュ登録簿
装置に格納された場所のアドレスおよび(比較)アドレ
ス信号グループは一緒に、キャッシュ記憶装置における
対応する場所に格納された信号グループのアドレスを形
成する。キャッシュ記憶装置252に場所のアドレスを
与える結果、アドレス指定された場所に格納される一般
にレベルと呼ばれる複数の信号グループが、マルチプレ
クサ装置254に対して与えられる。この場所のアドレ
スがキャッシュ登録簿装置251に与えられる結果とし
て、この登録簿装置に格納された信号グループが、比較
装置253において実アドレス23の実ページ番号部分
23Bの残りの(m−b)個の信号と比較される。この
比較が結果として[真」の信号をもたらすと、場所のア
ドレスにおける信号グループは実アドレス23によって
識別され、選択された信号グループ(即ち、比較装置か
らの信号により識別されたレベル)がマルチプレクサ装
置254によって中央処理装置へ転送される。比較の結
果が「偽」の信号を生じる結果になると、この信号は、
適当な応答、典型的には主記憶装置からの識別された信
号グループの検索のため中央処理装置へ送られる。
キャッシュ記憶装置のアクセスは、第2のシステム・ク
ロック・サイクルT。を必要とする。
ロック・サイクルT。を必要とする。
キャッシュ記憶装置技術に習熟する当業者には明らかな
ように、キャッシュ記憶装置における各場所に格納され
た複数の信号グループ(即ち、レベル)を用いて、キャ
ッシュ記憶装置からの信号グループを検索するため必要
な時間を短縮する。望ましい改善は、各記憶場所におい
て単一の信号グループを格納することである。
ように、キャッシュ記憶装置における各場所に格納され
た複数の信号グループ(即ち、レベル)を用いて、キャ
ッシュ記憶装置からの信号グループを検索するため必要
な時間を短縮する。望ましい改善は、各記憶場所におい
て単一の信号グループを格納することである。
関連技術においては、米国特許第3,979,726号
、同第4,264,953号および同第4,669,0
43号が、キャッシュ記憶装置との組合せにおける仮想
アドレスの使用を開示しているが、実アドレスへの仮想
アドレスの変換速度を増すための手法については記載し
ていない。米国特許第4,332,010 ’号は、記
憶場所のアドレスがワード(変換不能な)部分であるこ
とによりキャッシュ記憶装置の大きさを制限するキャッ
シュ記憶装置について記載している。米国特許第 3,
723,976号。
、同第4,264,953号および同第4,669,0
43号が、キャッシュ記憶装置との組合せにおける仮想
アドレスの使用を開示しているが、実アドレスへの仮想
アドレスの変換速度を増すための手法については記載し
ていない。米国特許第4,332,010 ’号は、記
憶場所のアドレスがワード(変換不能な)部分であるこ
とによりキャッシュ記憶装置の大きさを制限するキャッ
シュ記憶装置について記載している。米国特許第 3,
723,976号。
同第4,612,612号および同第4,682..2
81号は、仮想アドレスに応答する装置、および実アド
レスに応答してキャッシュ記憶装置の信号グループをア
クセスすることにより装置を拡張し、データ処理システ
ムの複雑性を著しく増す装置を含む。
81号は、仮想アドレスに応答する装置、および実アド
レスに応答してキャッシュ記憶装置の信号グループをア
クセスすることにより装置を拡張し、データ処理システ
ムの複雑性を著しく増す装置を含む。
従って、中央処理装置からの仮想アドレス・アクセス要
求に応答して、実アドレスによるキャッシュ記憶装置に
格納された信号グループのアクセスを早める装置および
関連する方法に対する必要が認められてきた。
求に応答して、実アドレスによるキャッシュ記憶装置に
格納された信号グループのアクセスを早める装置および
関連する方法に対する必要が認められてきた。
(発明の特徴)
本発明の目的は、改善されたデータ処理システムの提供
にある。
にある。
本発明の一特徴は、データ処理システムのキャッシュ記
憶装置をアクセスするための改善された手法の提供にあ
る。
憶装置をアクセスするための改善された手法の提供にあ
る。
本発明の別の特徴は、仮想アドレスにより識別された信
号グループが中央処理装置により要求される時、実アド
レスにより識別されかつキャッシュ記憶装置に格納され
た信号グループに対するアクセスを早めることにある。
号グループが中央処理装置により要求される時、実アド
レスにより識別されかつキャッシュ記憶装置に格納され
た信号グループに対するアクセスを早めることにある。
本発明の更に別の特徴は、キャッシュ記憶装置と共に使
用される改善された仮想/実アドレス変換の提供にある
。
用される改善された仮想/実アドレス変換の提供にある
。
本発明の更に他の特徴は、単一の信号グループが各キャ
ッシュ記憶装置の記憶場所に格納されるキャッシュ記憶
装置の提供にある。
ッシュ記憶装置の記憶場所に格納されるキャッシュ記憶
装置の提供にある。
本発明の更に特定の特徴は、仮想アドレスの一部を用い
てキャッシュ登録簿装置に対する試行アドレスを決定し
、かつキャッシュ登録簿装置の内容が使用可能となる時
までに試行アドレスが適正であるかどうかを判定するこ
とにある。
てキャッシュ登録簿装置に対する試行アドレスを決定し
、かつキャッシュ登録簿装置の内容が使用可能となる時
までに試行アドレスが適正であるかどうかを判定するこ
とにある。
(発明の概要)
上記および他の特徴は、本発明によれば、少なくとも仮
想アドレスの一部に応答する、仮想ページ番号の実ペー
ジ番号への変換がキャッシュ記憶装置の記憶場所のアド
レスの適正なビットを提供し得るまで使用されるキャッ
シュ記憶装置の記憶場所アドレスの試行ビットを格納す
る小さな連想メモリーを提供することによって達成され
る。この格納されたビットは、変換を要求しない記憶場
所アドレスの論理ビットと関連して、キャッシュ登録簿
装置における1つの場所のアクセスにおいて要求される
実アドレスの生成に先立りてこのようなアクセスを行な
うため使用される。キャッシュの登j2簿装置の内容が
比較のため得られる時、仮想アドレスからの変換は完了
する。キャッシュ登録簿装置からの信号グループとの比
較において使用されるべき実アドレスの変換部分が得ら
れ、キャッシュ記憶装置の記憶場所アドレスにおいて使
用される格納されたビットが変換されたビットと同じで
ある時前記比較を行なうことができる。記憶場所アドレ
スの試行ビットおよび変換ビットは同じものであり、実
アドレスが変換した論理信号の比較はキャッシュ登録簿
装置に格納された対応するアドレスの論理信号と同じで
あり、従ってキャッシュ記憶装置の内容が所要の信号グ
ループである。格納され変換された記憶場所アドレスの
論理信号が同じでない時は、変換手順から得られる実ア
ドレスが、典型的なキャッシュ記憶装置の動作と類似す
る作動モードにおいてキャッシュ記憶装置に加えられる
。
想アドレスの一部に応答する、仮想ページ番号の実ペー
ジ番号への変換がキャッシュ記憶装置の記憶場所のアド
レスの適正なビットを提供し得るまで使用されるキャッ
シュ記憶装置の記憶場所アドレスの試行ビットを格納す
る小さな連想メモリーを提供することによって達成され
る。この格納されたビットは、変換を要求しない記憶場
所アドレスの論理ビットと関連して、キャッシュ登録簿
装置における1つの場所のアクセスにおいて要求される
実アドレスの生成に先立りてこのようなアクセスを行な
うため使用される。キャッシュの登j2簿装置の内容が
比較のため得られる時、仮想アドレスからの変換は完了
する。キャッシュ登録簿装置からの信号グループとの比
較において使用されるべき実アドレスの変換部分が得ら
れ、キャッシュ記憶装置の記憶場所アドレスにおいて使
用される格納されたビットが変換されたビットと同じで
ある時前記比較を行なうことができる。記憶場所アドレ
スの試行ビットおよび変換ビットは同じものであり、実
アドレスが変換した論理信号の比較はキャッシュ登録簿
装置に格納された対応するアドレスの論理信号と同じで
あり、従ってキャッシュ記憶装置の内容が所要の信号グ
ループである。格納され変換された記憶場所アドレスの
論理信号が同じでない時は、変換手順から得られる実ア
ドレスが、典型的なキャッシュ記憶装置の動作と類似す
る作動モードにおいてキャッシュ記憶装置に加えられる
。
本発明の上記および他の特徴については、以降の記述を
図面と共に読めば理解されるであろう。
図面と共に読めば理解されるであろう。
先ず第3図において、本発明の装置の機能ブロック図が
示される。第3図は、本発明の付加的装置および信号の
フローを強調するよう構成されたキャッシュ記憶装置の
個要素を含む第2図の書き変え図である。中央処理装置
が、連想メモリーにより表されたアドレス変換装置に対
してレジスタ21における仮想ページ番号部分21Bの
アドレスを与える。同時に、この仮想ページ番号21B
あるいはその一部が小さな連想記憶装置31に与えられ
る。仮想アドレスの少なくとも一部に応答するこの小さ
な連想メモリー31は、比較的小数の直接アクセスされ
る記憶場所を意図する比較的小さな信号グループを有し
、これにより大きな遅れを生じることなく連想信号グル
ープの識別を可能にする。この小さな連想記憶装置31
により生成される信号グループは、ワード部分2]Aと
共に、「試行記憶場所アドレスJを完成する試行信号グ
ループを含む。
示される。第3図は、本発明の付加的装置および信号の
フローを強調するよう構成されたキャッシュ記憶装置の
個要素を含む第2図の書き変え図である。中央処理装置
が、連想メモリーにより表されたアドレス変換装置に対
してレジスタ21における仮想ページ番号部分21Bの
アドレスを与える。同時に、この仮想ページ番号21B
あるいはその一部が小さな連想記憶装置31に与えられ
る。仮想アドレスの少なくとも一部に応答するこの小さ
な連想メモリー31は、比較的小数の直接アクセスされ
る記憶場所を意図する比較的小さな信号グループを有し
、これにより大きな遅れを生じることなく連想信号グル
ープの識別を可能にする。この小さな連想記憶装置31
により生成される信号グループは、ワード部分2]Aと
共に、「試行記憶場所アドレスJを完成する試行信号グ
ループを含む。
この試行記憶場所アドレスは、キャッシュ登録簿装置2
51のターミナルにおけるアドレスに与えられる。試行
記憶場所アドレスにより決定されるキャッシュ登録簿装
置251の内容は、比較装置253に格納される。同時
に、仮想ページ番号21Bを連想記憶装置22に与える
ことは、レジスタ23の適当な場所に実ページ番号23
Bを格納する結果をもたらす。記憶場所アドレス24A
の一部をなす実ページ番号23Bの部分は、比較装置3
2へ与えられて、小さな連想記憶装置31からの信号グ
ループと比較される。比較装置からの肯定的な比較は、
キャッシュ登録簿装置251における適正な記憶場所が
試行記憶場所アドレスによりアドレス指定されたことを
示す。「比較アドレス」である実ページ番号23Bの部
分は比較装置353に与えられ、キャッシュ登録簿装置
からの内容と比較され、比較装置253は「真」の信号
(即ち、比較装置32からの肯定的比較)により使用可
能状態にされる。使用可能状態にされた比較装置253
に与えられたこの2つの量が同じでない時は、「偽」の
信号が生成されて中央処理装置に与えられる。比較装置
253からのこの偽の信号は、データ処理システムによ
り要求された信号グループがキャッシュ記憶装置252
には格納されておらず、要求された信号グループが主記
憶装置から検索されなけわばならないことを示す。
51のターミナルにおけるアドレスに与えられる。試行
記憶場所アドレスにより決定されるキャッシュ登録簿装
置251の内容は、比較装置253に格納される。同時
に、仮想ページ番号21Bを連想記憶装置22に与える
ことは、レジスタ23の適当な場所に実ページ番号23
Bを格納する結果をもたらす。記憶場所アドレス24A
の一部をなす実ページ番号23Bの部分は、比較装置3
2へ与えられて、小さな連想記憶装置31からの信号グ
ループと比較される。比較装置からの肯定的な比較は、
キャッシュ登録簿装置251における適正な記憶場所が
試行記憶場所アドレスによりアドレス指定されたことを
示す。「比較アドレス」である実ページ番号23Bの部
分は比較装置353に与えられ、キャッシュ登録簿装置
からの内容と比較され、比較装置253は「真」の信号
(即ち、比較装置32からの肯定的比較)により使用可
能状態にされる。使用可能状態にされた比較装置253
に与えられたこの2つの量が同じでない時は、「偽」の
信号が生成されて中央処理装置に与えられる。比較装置
253からのこの偽の信号は、データ処理システムによ
り要求された信号グループがキャッシュ記憶装置252
には格納されておらず、要求された信号グループが主記
憶装置から検索されなけわばならないことを示す。
使用可能状態にされた比較装置253が真の信号を生じ
る時は、与えられた記憶場所アドレスを持つマルチプレ
クサ装置36が、キャッシュ記憶装置252のターミナ
ルにおけるアドレスに対して与えられた記憶場所アドレ
スを有する。この記憶場所アドレスの付与の結果は、出
力レジスタ354に対して要求された信号グループを与
えることである。キャッシュの記憶場所は、唯一の信号
グループを保有し、従って、出力マルチプレクサは必要
とされない。
る時は、与えられた記憶場所アドレスを持つマルチプレ
クサ装置36が、キャッシュ記憶装置252のターミナ
ルにおけるアドレスに対して与えられた記憶場所アドレ
スを有する。この記憶場所アドレスの付与の結果は、出
力レジスタ354に対して要求された信号グループを与
えることである。キャッシュの記憶場所は、唯一の信号
グループを保有し、従って、出力マルチプレクサは必要
とされない。
連想記憶装置32が偽の信号を与えて比較操作の結果と
して試行記憶場所アドレスが正しい記憶場所アドレスで
はないことを示す時、偽の信号がマルチプレクサ装置3
6へ与えられる。比較装置32からの偽の信号の生成時
までに、適正な記憶場所アドレス24Aがレジスタ23
において使用可能となる。偽の信号をマルチプレクサ装
置36へ与える結果、記憶場所アドレス24Aはキャッ
シュ登録簿装置251のターミナルにおけるアドレスへ
与えられる。記憶場所アドレスの付与の結果としてアド
レス指定される場所は比較装置253へ入れられ、比較
アドレス24Bと比較される。この比較の結果、真、の
信号は記憶場所アドレスを(マルチプレクサ装置36か
ら)キャッシュ記憶装置252のターミナルにおけるア
ドレスへ与えさせかつ要求された信号グループを出力レ
ジスタ254へ与えさせるが、偽の信号は中央処理装置
に対して、要求されたデータ信号グループがキャッシュ
記憶装置25には格納されていないことを示すことにな
る。
して試行記憶場所アドレスが正しい記憶場所アドレスで
はないことを示す時、偽の信号がマルチプレクサ装置3
6へ与えられる。比較装置32からの偽の信号の生成時
までに、適正な記憶場所アドレス24Aがレジスタ23
において使用可能となる。偽の信号をマルチプレクサ装
置36へ与える結果、記憶場所アドレス24Aはキャッ
シュ登録簿装置251のターミナルにおけるアドレスへ
与えられる。記憶場所アドレスの付与の結果としてアド
レス指定される場所は比較装置253へ入れられ、比較
アドレス24Bと比較される。この比較の結果、真、の
信号は記憶場所アドレスを(マルチプレクサ装置36か
ら)キャッシュ記憶装置252のターミナルにおけるア
ドレスへ与えさせかつ要求された信号グループを出力レ
ジスタ254へ与えさせるが、偽の信号は中央処理装置
に対して、要求されたデータ信号グループがキャッシュ
記憶装置25には格納されていないことを示すことにな
る。
第2の偽の信号は、比較装置32から生じることが示さ
れる。この信号を用いて、キャッシュ登録簿装置の第2
のアクセスが次の仮想アドレス信号グループからの干渉
を生じることな〈実施可能であるようにするため、レジ
スタ21およびレジスタ23におけるデータ信号グルー
プの内容を凍結する。この偽の信号が生成されると、仮
想ページ番号により決定されるある場所における記憶場
所アドレスに含まれる実ページ番号23Bの一部を格納
することによって小さな連想メモリー32が更新される
。
れる。この信号を用いて、キャッシュ登録簿装置の第2
のアクセスが次の仮想アドレス信号グループからの干渉
を生じることな〈実施可能であるようにするため、レジ
スタ21およびレジスタ23におけるデータ信号グルー
プの内容を凍結する。この偽の信号が生成されると、仮
想ページ番号により決定されるある場所における記憶場
所アドレスに含まれる実ページ番号23Bの一部を格納
することによって小さな連想メモリー32が更新される
。
並行に行なわれるキャッシュ登録簿装置の動作および仮
想/実アドレス変換の動作は、1システム・クロック・
サイクルT0において実現することができるが、要求さ
れる信号グループの取出しは次に連続するサイクルT。
想/実アドレス変換の動作は、1システム・クロック・
サイクルT0において実現することができるが、要求さ
れる信号グループの取出しは次に連続するサイクルT。
において行なうことができる。
(2,望ましい実施態様の動作)
本発明の有効性は、ソフトウェア・プログラムが典型的
にはこのプログラムの拡張部分に対する僅かなメモリー
のデータ・ページにおける信号グループしか参照しない
という事実に依存する。
にはこのプログラムの拡張部分に対する僅かなメモリー
のデータ・ページにおける信号グループしか参照しない
という事実に依存する。
結果として、ごく小数の実ページ番号23Aの信号グル
ープしか必要とされない。従って、小さな連想キャッシ
ュ記憶装置31がその時中央IA理装置によりアクセス
されつつあるメモリーのデータ・ページの実ページ番号
部分を収容することができる。(仮想ページ番号21B
全体を小さな連想記憶装置31に与える必要がなく、そ
の一部で充分であることは明らかであろう、、)このよ
うに、小さな連想記憶装置は、仮想/実アドレス変換の
結果に関して仮定を行なうことを可能にする。
ープしか必要とされない。従って、小さな連想キャッシ
ュ記憶装置31がその時中央IA理装置によりアクセス
されつつあるメモリーのデータ・ページの実ページ番号
部分を収容することができる。(仮想ページ番号21B
全体を小さな連想記憶装置31に与える必要がなく、そ
の一部で充分であることは明らかであろう、、)このよ
うに、小さな連想記憶装置は、仮想/実アドレス変換の
結果に関して仮定を行なうことを可能にする。
この小さな連想記憶装置31の内容は、望ましい実施態
様においては、実ページ番号からのb個の信号ビットを
仮想ページ番号によりアドレス指定される記憶場所へ入
れることによって決定することができる。中央処理装置
が1つの手順の拡張された期間間じか比較的小数の仮想
ページ番号を参照し続ける程度に、前把手さな連想メモ
リーが正確な試行アドレスを与えることになり、これに
より性能を強化する。
様においては、実ページ番号からのb個の信号ビットを
仮想ページ番号によりアドレス指定される記憶場所へ入
れることによって決定することができる。中央処理装置
が1つの手順の拡張された期間間じか比較的小数の仮想
ページ番号を参照し続ける程度に、前把手さな連想メモ
リーが正確な試行アドレスを与えることになり、これに
より性能を強化する。
本発明は、第2図に示される従来技術の構成と類似する
2つのシステム・クロック・サイクル、即ち2・Toを
使用する。しかし、各システム・クロック・サイクルT
o毎に一連の正しい仮定が信号グループをキャッシュ記
憶装置から検索することを可能にするが、仮想ページ番
号から得た記憶場所アドレス部分に関する誤った仮定(
即ち、小さな連想記憶装置31を介する)はキャッシュ
記憶装置の検索サイクルをもたらす結果となるように、
キャッシュ記憶装置25はバイブライン化されている。
2つのシステム・クロック・サイクル、即ち2・Toを
使用する。しかし、各システム・クロック・サイクルT
o毎に一連の正しい仮定が信号グループをキャッシュ記
憶装置から検索することを可能にするが、仮想ページ番
号から得た記憶場所アドレス部分に関する誤った仮定(
即ち、小さな連想記憶装置31を介する)はキャッシュ
記憶装置の検索サイクルをもたらす結果となるように、
キャッシュ記憶装置25はバイブライン化されている。
本文に開示された装置は、実現する装置が比較的簡単で
ありかつキャッシュ記憶装置と共に便利に含まれ得ると
いう他の利点を有する。
ありかつキャッシュ記憶装置と共に便利に含まれ得ると
いう他の利点を有する。
更に、所要の信号グループしか中央処理装置へ転送する
必要がないように、典型的に各キャッシュ記憶装置のレ
ベルのアドレスと関連する複数のレベルの信号グループ
の適当なレベルの信号グループが選択できる。
必要がないように、典型的に各キャッシュ記憶装置のレ
ベルのアドレスと関連する複数のレベルの信号グループ
の適当なレベルの信号グループが選択できる。
本文の記述は本発明の望ましい実施態様の作動を例示す
るため行なったもので、本発明の範囲を限定することを
意味しない。本発明の範囲は、頭書の特許請求の範囲に
よってのみ限定されるべきものである。本文の記述から
、当業者には、本発明の主旨および範囲により更に包含
される多くの変更が明らかであろう。
るため行なったもので、本発明の範囲を限定することを
意味しない。本発明の範囲は、頭書の特許請求の範囲に
よってのみ限定されるべきものである。本文の記述から
、当業者には、本発明の主旨および範囲により更に包含
される多くの変更が明らかであろう。
第1図は本発明を使用することが可能な典型的なデータ
処理システムを示すブロック図、第2図は従来技術によ
るキャッシュ記憶装置と共に使用される仮想/実アドレ
ス変換を示すフロー図5および第3図は本発明によるキ
ャッシュ記憶装置と共に用いられる仮想/実アドレス変
換を示すフロー図である。 11−・システム・インターフェース装置、12・・・
キャッシュ記憶装置、13・・・主記憶装置、14・・
・アドレス変換装置、+5−ユーザ装置、21−・仮想
アドレス(21A−・ワード部分、21B−・・仮想ペ
ージ番号部分)、22・・・連想記憶装置、23−・実
アドレス(23A・・・ワード部分、23B−・・実ペ
ージ番号部分)、24A・・・記憶場所アドレス、24
B・・・比較アドレス、31・・・小さな連想記憶装置
、32−・・比較装置、36・・・マルチプレクサ装置
、251・・・キャッシュ登録簿装置、252・・・キ
ャッシュ記憶装置、253・・・比較装置、254・・
・出力レジスタ。
処理システムを示すブロック図、第2図は従来技術によ
るキャッシュ記憶装置と共に使用される仮想/実アドレ
ス変換を示すフロー図5および第3図は本発明によるキ
ャッシュ記憶装置と共に用いられる仮想/実アドレス変
換を示すフロー図である。 11−・システム・インターフェース装置、12・・・
キャッシュ記憶装置、13・・・主記憶装置、14・・
・アドレス変換装置、+5−ユーザ装置、21−・仮想
アドレス(21A−・ワード部分、21B−・・仮想ペ
ージ番号部分)、22・・・連想記憶装置、23−・実
アドレス(23A・・・ワード部分、23B−・・実ペ
ージ番号部分)、24A・・・記憶場所アドレス、24
B・・・比較アドレス、31・・・小さな連想記憶装置
、32−・・比較装置、36・・・マルチプレクサ装置
、251・・・キャッシュ登録簿装置、252・・・キ
ャッシュ記憶装置、253・・・比較装置、254・・
・出力レジスタ。
Claims (1)
- 【特許請求の範囲】 1、中央処理装置と関連して実アドレスにより決定され
る場所に信号グループを格納するキャッシュ記憶装置で
あって、該中央処理装置が要求された信号グループを識
別する仮想アドレスを与え、各仮想アドレスおよび各実
アドレスは第1、第2および第3の部分を有し、同じ信
号グループを識別する仮想アドレスおよび実アドレスが
同じ第1の部分を有するキャッシュ記憶装置において、 前記第1および第2の実アドレス部分により決定される
場所に第3の実アドレス部分を格納するキャッシュ登録
簿手段と、 前記第1および第2の実アドレス部分に よって決定される場所に1つの信号グループを格納する
キャッシュ記憶手段とを設け、前記信号グループが、該
第1および第2の実アドレス部分と、前記キャッシュ記
憶装置における前記第1および第2の実アドレス部分の
場所に格納された前記第3の実アドレス部分とにより識
別され、 第1および第2の仮想アドレス部分から第1および第2
の実アドレス部分を決定する変換手段と、 前記第2および第3の仮想アドレス部分の 選択された信号に応答して前記キャッシュ登録簿装置に
第2の試行アドレス部分を与える連想記憶手段とを設け
、該第2の試行アドレス部分および前記第1の仮想アド
レス部分が前記キャッシュ登録簿手段に与えられ、 前記第2の試行アドレス部分を前記実アド レス部分と比較する比較手段を設け、該比較手段による
肯定比較が、前記試行仮想アドレスおよび前記第1の仮
想アドレスによりアドレス指定される前記第3の実アド
レスを前記キャッシュ記憶手段により処理させることを
特徴とするキャッシュ記憶装置。 2、前記比較手段による否定比較が、前記第2および第
3の実アドレス部分を前記キャッシュ登録簿手段へ与え
させ、前記第2および第3の実アドレスによりアドレス
指定される前記第3の実アドレスが前記キャッシュ記憶
手段によって処理されることを特徴とする請求項1記載
のキャッシュ記憶装置。 3、前記キャッシュ登録簿手段が第2の比較手段を含み
、該第2の比較手段が前記キャッシュ登録簿手段に格納
された前記第3の実アドレス部分を前記変換手段により
決定される前記第3の実アドレス部分と比較することを
特徴とする請求項2記載のキャッシュ記憶装置。 4、前記比較手段および前記第2の比較手段が肯定比較
を与える時、前記試行アドレス部分および前記第1の仮
想アドレス部分による前記キャッシュ登録簿手段におけ
る前記第3の実アドレスのアドレス指定が、第1のシス
テム・クロック・サイクルの間に生じ、前記記憶手段に
おける前記信号グループのアドレス指定が、次の連続す
る1システム・クロック・サイクルの間に生じることを
特徴とする請求項3記載のキャッシュ記憶装置。 5、前記比較手段が否定比較を与え前記第2の比較手段
が肯定比較を与える時、前記試行アドレス部分および前
記第1の仮想アドレス部分による前記キャッシュ登録簿
手段における前記第3の実アドレスのアドレス指定が、
第1のシステム・クロック・サイクルの間に生じ、前記
キャッシュ登録簿手段における前記第3の実アドレスの
アドレス指定が、次の連続する1サイクルの間に生じ、
前記キャッシュ記憶装置の前記アドレス指定は第3の連
続する 1システム・クロック・サイクルの間に生じることを特
徴とする請求項3記載のキャッシュ記憶装置。 6、前記変換手段、および前記試行アドレス部分および
前記第1の仮想アドレス部分による 前記キャッシュ登録簿手段のアドレス指定が同じシステ
ム・クロック・サイクルの間に生じることを特徴とする
請求項2記載のキャッシュ記憶装置。 7、前記連想記憶手段における試行アドレス部分が、前
に与えられた第2および第3の仮想アドレス部分が選択
した信号の結果としての前記変換手段からの第2のアド
レス指定された部分により決定されることを特徴とする
請求項2記載のキャッシュ記憶装置。 8、仮想アドレスにより信号グループを識別する中央処
理装置によって、連想実アドレスにより決定される場所
に格納されたキャッシュ記憶装置において信号グループ
を検索する方法において、 前記仮想アドレスの少なくとも一部から試行アドレスを
取得し、 該試行アドレスをキャッシュ登録簿装置に 与えて格納されたアドレス部分を取得し、 前記仮想アドレスを前記実アドレスに変換 し、 前記試行アドレスを前記実アドレスの選択 された第1の部分と比較し、 該比較ステップが肯定である時、前記格納 されたアドレス部分を前記実アドレスの第2の選択され
た部分と比較し、 前記格納されたアドレス部分に関与する 前記比較ステップが肯定である時、前記実アドレスの第
3の部分を用いてキャッシュ記憶装置をアクセスするこ
とにより前記信号グループを検索する ステップからなることを特徴とする方法。 9、前記試行アドレスに関与する前記比較が否定である
時、前記第3の実アドレス部分を前記キャッシュ登録簿
装置に与えて前記格納されたアドレス部分を取得するス
テップを更に含むことを特徴とする請求項8記載の信号
グループを検索する方法。 10、試行アドレスを取得する前記ステップが、前記仮
想アドレスの少なくとも一部を小さな直接アクセス連想
メモリーへ与えて前記試行アドレスを取得するステップ
を更に含むことを特徴とする請求項8記載の信号グルー
プを検索する方法。 11、前記仮想アドレスが仮想ページ番号部分とワード
部分とを含み、前記試行アドレス部分を前記キャッシュ
登録簿装置へ与えるステップが、前記仮想アドレスに対
するワード部分を前記キャッシュ登録簿装置に与えるス
テップを含むことを特徴とする請求項8記載の信号グル
ープを検索する方法。 12、第1のシステム・クロック期間において前記取得
ステップと、前記付与ステップと、前記変換ステップと
、前記格納されたアドレス部分を比較する前記試行アド
レス比較ステップとを実行し、 次の連続する1システム・クロック・サイ クルにおいて前記実アドレスの第3の部分を用いる前記
ステップを実行するステップを更に含むことを特徴とす
る請求項8記載の信号グループを検索する方法。 13、第1のシステム・クロック・サイクルにおいて前
記取得ステップと、前記付与ステップと、前記変換ステ
ップと、前記試行アドレスを比較する前記ステップとを
実行し、 第2の連続するシステム・クロック・サイ クルにおいて前記第3の実アドレス部分を与えるステッ
プと前記格納されたアドレス部分を比較するステップを
実行し、 第3の連続するシステム・クロック・サイクルにおいて
前記実アドレスの第3の部分を用いる前記ステップを実
行するステップを更に含むことを特徴とする請求項9記
載の信号グループを検索する方法。 14、中央処理装置からの仮想アドレスに応答して該仮
想アドレスと関連する信号グループを与える装置であっ
て、該信号グループが前記キャッシュ記憶装置の実アド
レスにより識別される場所に格納され、前記仮想アドレ
スが仮想ページ番号部分とワード部分とを有し、前記実
アドレスが比較部分と記憶場所の部分とを有し、該記憶
場所の部分が前記仮想アドレスのワード部分と付加され
た部分とを含む装置において、 キャッシュ記憶装置を設け、該キャッシュ 記憶装置は 前記実アドレスの記憶場所の部分により 決定される場所に実アドレスの比較部分を格納するキャ
ッシュ登録簿手段を含み、 更に、格納された比較アドレスを与え られた比較アドレスと比較する比較装置と、前記実アド
レスの記憶場所の部分により 決定される場所における前記実アドレスにより識別され
る信号グループを格納するキャッシュ記憶手段とを含み
、 前記仮想アドレスに応答して試行付加部分 を提供する小さな変換手段を設け、前記仮想アドレスの
ワード部分および前記与えられた試行付加部分が前記キ
ャッシュ登録簿手段に与えられ、 前記仮想アドレスに応答して変換された 実アドレスを提供する変換手段を設け、該 変換手段が変換された場所のアドレスを前記キャッシュ
記憶手段に、また変換された比較部分を前記キャッシュ
登録簿装置の比較装置に与え、 前記試行付加部分と変換された付加部分を 比較する比較手段を設け、前記キャッシュ登録簿手段の
比較装置が肯定の比較を識別する時、前記変換された場
所のアドレスに格納された信号グループが前記装置から
転送されることを特徴とする装置。 15、前記比較手段による否定の比較が、前記の変換さ
れた場所のアドレスを前記キャッシュ登録簿装置に与え
させ、前記キャッシュ登録簿手段による肯定比較が、前
記変換された場所の部分により決定される場所における
信号 グループを前記装置から転送させることを特徴とする請
求項14記載の信号グループを提供する装置。 16、前記小さな変換手段が直接アクセス連想メモリー
を含むことを特徴とする請求項14記載の信号グループ
を提供する装置。 17、前記小さな変換手段と、前記変換手段と、前記キ
ャッシュ登録簿手段と、前記比較手段とが第1のシステ
ム・クロック・サイクルの間に作動し、前記キャッシュ
記憶手段が第2の連続する1システム・クロック・サイ
クルの間に作動することを特徴とする請求項14記載の
信号グループを提供する装置。 18、前記小さな変換手段と、前記変換手段と、前記比
較手段とが、第1のシステム・クロック・サイクルの間
に作動し、前記キャッシュ登録簿手段が、第2の連続す
るシステム・クロック・サイクルの間に作動し、前記キ
ャッシュ記憶手段が、第3の連続するシステム・クロッ
ク・サイクルの間に作動することを特徴とする請求項1
5記載の信号グループを提供する装置。 19、前記比較手段および前記キャッシュ登録簿手段の
比較装置に応答して前記変換された場所のアドレスの前
記キャッシュ登録簿手段および前記キャッシュ記憶手段
に対する付与を制御するマルチプレクサ手段を更に含む
ことを特徴とする請求項15記載の信号グループを提供
する装置。 20、変換された付加された部分が、前記連想メモリー
における関連する仮想アドレスにより決定される場所に
格納されることを特徴と する請求項16記載の信号グループを提供する装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US20349088A | 1988-06-07 | 1988-06-07 | |
US203490 | 1988-06-07 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0251755A true JPH0251755A (ja) | 1990-02-21 |
Family
ID=22754220
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP89145015A Pending JPH0251755A (ja) | 1988-06-07 | 1989-06-07 | キャッシュ・メモリーアクセス用仮想/実アドレス変換装置 |
Country Status (13)
Country | Link |
---|---|
EP (1) | EP0349757B1 (ja) |
JP (1) | JPH0251755A (ja) |
KR (1) | KR930002314B1 (ja) |
CN (1) | CN1024600C (ja) |
AU (1) | AU612035B2 (ja) |
CA (1) | CA1328026C (ja) |
DE (1) | DE68926837T2 (ja) |
ES (1) | ES2090023T3 (ja) |
FI (1) | FI96645C (ja) |
HR (1) | HRP921095A2 (ja) |
MX (1) | MX173010B (ja) |
NO (1) | NO176633C (ja) |
YU (1) | YU117089A (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6965922B1 (en) * | 2000-04-18 | 2005-11-15 | International Business Machines Corporation | Computer system and method with internal use of networking switching |
US7146484B2 (en) | 2004-06-15 | 2006-12-05 | Hitachi, Ltd. | Method and apparatus for caching storage system |
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JPS5696334A (en) * | 1979-12-28 | 1981-08-04 | Fujitsu Ltd | Prefetch system |
JPS57111871A (en) * | 1980-12-29 | 1982-07-12 | Fujitsu Ltd | Buffer storage control system |
JPS5975482A (ja) * | 1982-10-22 | 1984-04-28 | Fujitsu Ltd | バツフア・ストレ−ジ制御方式 |
Family Cites Families (4)
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US4332010A (en) * | 1980-03-17 | 1982-05-25 | International Business Machines Corporation | Cache synonym detection and handling mechanism |
US4400774A (en) * | 1981-02-02 | 1983-08-23 | Bell Telephone Laboratories, Incorporated | Cache addressing arrangement in a computer system |
EP0206050A3 (en) * | 1985-06-28 | 1990-03-14 | Hewlett-Packard Company | Virtually addressed cache memory with physical tags |
-
1989
- 1989-05-31 DE DE68926837T patent/DE68926837T2/de not_active Expired - Fee Related
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- 1989-05-31 ES ES89109786T patent/ES2090023T3/es not_active Expired - Lifetime
- 1989-06-01 AU AU35924/89A patent/AU612035B2/en not_active Ceased
- 1989-06-06 CA CA000601865A patent/CA1328026C/en not_active Expired - Fee Related
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- 1992-10-23 HR HRP921095AA patent/HRP921095A2/hr not_active Application Discontinuation
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---|---|---|---|---|
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JPS57111871A (en) * | 1980-12-29 | 1982-07-12 | Fujitsu Ltd | Buffer storage control system |
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