JPH0251755A - キャッシュ・メモリーアクセス用仮想／実アドレス変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、データ処理システムの中央処理装置と関連す
るキャッシュ記憶装置に関し、特に中央処理装置による
キャッシュ記憶装置のアクセス動作に関する。

（従来の技術および解決しようとする課題）最近のデー
タ処理システムにおいては、各信号グループは、これと
関連するアドレスを有する。

このアドレスは、データ処理システムの主記憶装置にお
ける１つの場所を識別するため使用され、信号グループ
自体の識別子として働き得る。実際には、１つの信号グ
ループは、少なくとも２つのアドレス（即ち、識別子）
と、１つの仮想アドレス即ち中央処理装置が信号グルー
プを識別するアドレスと、１つの実アドレス即ちデータ
処理システムの主記憶装置における特定の場所を識別す
るアドレスとを持つことができる。

最近のデータ処理システムは、中央処理装置と関連する
キャッシュ記憶装置を持つのが典型的である。このキャ
ッシュ記憶装置は、主記憶装置からの信号グループの比
較的遅い検索と、要求される信号グループに対する中央
処理装置の即時要求との間でバッファ機構として働く。

このキャッシュ記憶装置は、中央処理装置による要求の
高い確率を有する信号グループを格納する。

１つの信号グループがキャッシュ記憶装置に格納される
場所は、当業者にとっては明らかであるように、実アド
レスと関連している。

第１図においては、典型的なデータ処理システムが示さ
れている。主記憶装置１３が、所要の手順を実行するた
め中央処理装置１４により要求されるデータ信号グルー
プを格納する。主記憶装置１３あるいはユーザ装置１５
からの中央処理装置１１による要求の高い確率を有する
信号グループは、システムのインターフェース装置１１
を介してキャッシュ記憶装置１２へ転送される。あるデ
ータ処理システムのアーキテクチャにおいては、この信
号グループはシステム・バス上に送られ、これによりこ
のシステム・バスと対話する各構成要素に対するインタ
ーフェース装置を要求する。

信号グループは、中央処理装置１４により要求されるま
では、キャッシュ記憶装置１２に格納される。適正な信
号グループを検索するため、アドレス変換装置１４１が
、信号グループの識別のため中央処理装置１４により使
用される仮想アドレスを、信号グループの識別のためデ
ータ処理システムの残部によりこの信号グループに対し
て使用される実アドレスへ変換する。このアドレス変換
装置は、データ処理システムのオペレーティング・シス
テムにより初期化され維持されるのが典型的である。中
央処理装置１４における処理の後、この信号グループは
、前記アドレス変換装置により決定されるアドレスにお
けるキャッシュ記憶装置１２へ戻され、その後プログラ
ムによって特定されたユーザ装置１５または主記憶装置
１３へ転送される。データ処理システムに習熟した当業
者には、上記の記述が概要であり、データ処理システム
は更に複雑であって先の記述とは異なる別の実施態様を
有することが明らかであろう。この記述は、本発明を理
解するための説明として記載した。

次に第２図においては、従来技術による中央処理装置１
４によって選択された信号グループをキャッシュ記憶装
置２５においてアクセスするプロセスが示される。アク
セスされる１つの信号グループの仮想アドレス２１は、
典型的には１つのレジスタ２３において中央処理装置に
より与えられる。この仮想アドレスは、少なくとも２つ
の部分、即ちｎ個の論理ビット位置からなるワード部分
２１Ａと、ｍ個の論理ビット位置からなる仮想ページ番
号部分２１Ｂとを含む。レジスタ２３に格納される実ア
ドレスを決定するため、仮想アドレス２Ｉのワード部分
２１Ａがワード部分２３Ａとして変更されずに用いられ
、仮想アドレスの仮想ページ番号部分２１Ｂが連想メモ
リー２２に与えられる。

仮想ページ番号部分２１Ｂの付与の結果連想メモリー２
２においてアクセスされる信号グループは、レジスタ２
３に格納される実ページ番号部分２３Ｂのｍ個の論理ビ
ットとなる。このアドレス変換は、１クロツタ・サイク
ルＴｏにおいて完了されるよう構成されるのが典型的で
ある。レジスタ２３に格納される実アドレスは、この時
キャッシュ記憶装置２５の内容のアクセスのため使用さ
れる。

実アドレスのワード部分２３Ａのｎビットの位置には、
場所のアドレスを形成するため実ページ番号部分２３Ｂ
からｂビットが加えられ、この場所のアドレスは、キャ
ッシュの登録簿装置２５１のターミナルにおけるアドレ
スおよびキャッシュ記憶装置２５２のターミナルにおけ
るアドレスに与えられる。キャッシュ記憶装置における
場所のアドレスにより識別されるこの場所には、適当な
条件下では、中央処理装置により要求される信号グルー
プである信号グループが存在し得る。場所のアドレスに
よって識別されるキャッシュ登録簿装置におけるこの場
所には、キャッシュ記憶装置のアドレス指定された場所
に格納された信号グループの実アドレスの、比較アドレ
スと一般に呼ばれる実ページ番号部分２３Ｂの（ｍ−ｂ
）個のビット位置に格納される論理信号と対応する信号
グループが格納されるａ換言すれば、キャッシュ登録簿
装置に格納された場所のアドレスおよび（比較）アドレ
ス信号グループは一緒に、キャッシュ記憶装置における
対応する場所に格納された信号グループのアドレスを形
成する。キャッシュ記憶装置２５２に場所のアドレスを
与える結果、アドレス指定された場所に格納される一般
にレベルと呼ばれる複数の信号グループが、マルチプレ
クサ装置２５４に対して与えられる。この場所のアドレ
スがキャッシュ登録簿装置２５１に与えられる結果とし
て、この登録簿装置に格納された信号グループが、比較
装置２５３において実アドレス２３の実ページ番号部分
２３Ｂの残りの（ｍ−ｂ）個の信号と比較される。この
比較が結果として［真」の信号をもたらすと、場所のア
ドレスにおける信号グループは実アドレス２３によって
識別され、選択された信号グループ（即ち、比較装置か
らの信号により識別されたレベル）がマルチプレクサ装
置２５４によって中央処理装置へ転送される。比較の結
果が「偽」の信号を生じる結果になると、この信号は、
適当な応答、典型的には主記憶装置からの識別された信
号グループの検索のため中央処理装置へ送られる。

キャッシュ記憶装置のアクセスは、第２のシステム・ク
ロック・サイクルＴ。を必要とする。

キャッシュ記憶装置技術に習熟する当業者には明らかな
ように、キャッシュ記憶装置における各場所に格納され
た複数の信号グループ（即ち、レベル）を用いて、キャ
ッシュ記憶装置からの信号グループを検索するため必要
な時間を短縮する。望ましい改善は、各記憶場所におい
て単一の信号グループを格納することである。

関連技術においては、米国特許第３，９７９，７２６号
、同第４，２６４，９５３号および同第４，６６９，０
４３号が、キャッシュ記憶装置との組合せにおける仮想
アドレスの使用を開示しているが、実アドレスへの仮想
アドレスの変換速度を増すための手法については記載し
ていない。米国特許第４，３３２，０１０　’号は、記
憶場所のアドレスがワード（変換不能な）部分であるこ
とによりキャッシュ記憶装置の大きさを制限するキャッ
シュ記憶装置について記載している。米国特許第　３，
７２３，９７６号。

同第４，６１２，６１２号および同第４，６８２．．２
８１号は、仮想アドレスに応答する装置、および実アド
レスに応答してキャッシュ記憶装置の信号グループをア
クセスすることにより装置を拡張し、データ処理システ
ムの複雑性を著しく増す装置を含む。

従って、中央処理装置からの仮想アドレス・アクセス要
求に応答して、実アドレスによるキャッシュ記憶装置に
格納された信号グループのアクセスを早める装置および
関連する方法に対する必要が認められてきた。

〔課題を解決するための手段〕

（発明の特徴） 本発明の目的は、改善されたデータ処理システムの提供
にある。

本発明の一特徴は、データ処理システムのキャッシュ記
憶装置をアクセスするための改善された手法の提供にあ
る。

本発明の別の特徴は、仮想アドレスにより識別された信
号グループが中央処理装置により要求される時、実アド
レスにより識別されかつキャッシュ記憶装置に格納され
た信号グループに対するアクセスを早めることにある。

本発明の更に別の特徴は、キャッシュ記憶装置と共に使
用される改善された仮想／実アドレス変換の提供にある
。

本発明の更に他の特徴は、単一の信号グループが各キャ
ッシュ記憶装置の記憶場所に格納されるキャッシュ記憶
装置の提供にある。

本発明の更に特定の特徴は、仮想アドレスの一部を用い
てキャッシュ登録簿装置に対する試行アドレスを決定し
、かつキャッシュ登録簿装置の内容が使用可能となる時
までに試行アドレスが適正であるかどうかを判定するこ
とにある。

（発明の概要） 上記および他の特徴は、本発明によれば、少なくとも仮
想アドレスの一部に応答する、仮想ページ番号の実ペー
ジ番号への変換がキャッシュ記憶装置の記憶場所のアド
レスの適正なビットを提供し得るまで使用されるキャッ
シュ記憶装置の記憶場所アドレスの試行ビットを格納す
る小さな連想メモリーを提供することによって達成され
る。この格納されたビットは、変換を要求しない記憶場
所アドレスの論理ビットと関連して、キャッシュ登録簿
装置における１つの場所のアクセスにおいて要求される
実アドレスの生成に先立りてこのようなアクセスを行な
うため使用される。キャッシュの登ｊ２簿装置の内容が
比較のため得られる時、仮想アドレスからの変換は完了
する。キャッシュ登録簿装置からの信号グループとの比
較において使用されるべき実アドレスの変換部分が得ら
れ、キャッシュ記憶装置の記憶場所アドレスにおいて使
用される格納されたビットが変換されたビットと同じで
ある時前記比較を行なうことができる。記憶場所アドレ
スの試行ビットおよび変換ビットは同じものであり、実
アドレスが変換した論理信号の比較はキャッシュ登録簿
装置に格納された対応するアドレスの論理信号と同じで
あり、従ってキャッシュ記憶装置の内容が所要の信号グ
ループである。格納され変換された記憶場所アドレスの
論理信号が同じでない時は、変換手順から得られる実ア
ドレスが、典型的なキャッシュ記憶装置の動作と類似す
る作動モードにおいてキャッシュ記憶装置に加えられる
。

本発明の上記および他の特徴については、以降の記述を
図面と共に読めば理解されるであろう。

〔実施例〕

先ず第３図において、本発明の装置の機能ブロック図が
示される。第３図は、本発明の付加的装置および信号の
フローを強調するよう構成されたキャッシュ記憶装置の
個要素を含む第２図の書き変え図である。中央処理装置
が、連想メモリーにより表されたアドレス変換装置に対
してレジスタ２１における仮想ページ番号部分２１Ｂの
アドレスを与える。同時に、この仮想ページ番号２１Ｂ
あるいはその一部が小さな連想記憶装置３１に与えられ
る。仮想アドレスの少なくとも一部に応答するこの小さ
な連想メモリー３１は、比較的小数の直接アクセスされ
る記憶場所を意図する比較的小さな信号グループを有し
、これにより大きな遅れを生じることなく連想信号グル
ープの識別を可能にする。この小さな連想記憶装置３１
により生成される信号グループは、ワード部分２］Ａと
共に、「試行記憶場所アドレスＪを完成する試行信号グ
ループを含む。

この試行記憶場所アドレスは、キャッシュ登録簿装置２
５１のターミナルにおけるアドレスに与えられる。試行
記憶場所アドレスにより決定されるキャッシュ登録簿装
置２５１の内容は、比較装置２５３に格納される。同時
に、仮想ページ番号２１Ｂを連想記憶装置２２に与える
ことは、レジスタ２３の適当な場所に実ページ番号２３
Ｂを格納する結果をもたらす。記憶場所アドレス２４Ａ
の一部をなす実ページ番号２３Ｂの部分は、比較装置３
２へ与えられて、小さな連想記憶装置３１からの信号グ
ループと比較される。比較装置からの肯定的な比較は、
キャッシュ登録簿装置２５１における適正な記憶場所が
試行記憶場所アドレスによりアドレス指定されたことを
示す。「比較アドレス」である実ページ番号２３Ｂの部
分は比較装置３５３に与えられ、キャッシュ登録簿装置
からの内容と比較され、比較装置２５３は「真」の信号
（即ち、比較装置３２からの肯定的比較）により使用可
能状態にされる。使用可能状態にされた比較装置２５３
に与えられたこの２つの量が同じでない時は、「偽」の
信号が生成されて中央処理装置に与えられる。比較装置
２５３からのこの偽の信号は、データ処理システムによ
り要求された信号グループがキャッシュ記憶装置２５２
には格納されておらず、要求された信号グループが主記
憶装置から検索されなけわばならないことを示す。

使用可能状態にされた比較装置２５３が真の信号を生じ
る時は、与えられた記憶場所アドレスを持つマルチプレ
クサ装置３６が、キャッシュ記憶装置２５２のターミナ
ルにおけるアドレスに対して与えられた記憶場所アドレ
スを有する。この記憶場所アドレスの付与の結果は、出
力レジスタ３５４に対して要求された信号グループを与
えることである。キャッシュの記憶場所は、唯一の信号
グループを保有し、従って、出力マルチプレクサは必要
とされない。

連想記憶装置３２が偽の信号を与えて比較操作の結果と
して試行記憶場所アドレスが正しい記憶場所アドレスで
はないことを示す時、偽の信号がマルチプレクサ装置３
６へ与えられる。比較装置３２からの偽の信号の生成時
までに、適正な記憶場所アドレス２４Ａがレジスタ２３
において使用可能となる。偽の信号をマルチプレクサ装
置３６へ与える結果、記憶場所アドレス２４Ａはキャッ
シュ登録簿装置２５１のターミナルにおけるアドレスへ
与えられる。記憶場所アドレスの付与の結果としてアド
レス指定される場所は比較装置２５３へ入れられ、比較
アドレス２４Ｂと比較される。この比較の結果、真、の
信号は記憶場所アドレスを（マルチプレクサ装置３６か
ら）キャッシュ記憶装置２５２のターミナルにおけるア
ドレスへ与えさせかつ要求された信号グループを出力レ
ジスタ２５４へ与えさせるが、偽の信号は中央処理装置
に対して、要求されたデータ信号グループがキャッシュ
記憶装置２５には格納されていないことを示すことにな
る。

第２の偽の信号は、比較装置３２から生じることが示さ
れる。この信号を用いて、キャッシュ登録簿装置の第２
のアクセスが次の仮想アドレス信号グループからの干渉
を生じることな〈実施可能であるようにするため、レジ
スタ２１およびレジスタ２３におけるデータ信号グルー
プの内容を凍結する。この偽の信号が生成されると、仮
想ページ番号により決定されるある場所における記憶場
所アドレスに含まれる実ページ番号２３Ｂの一部を格納
することによって小さな連想メモリー３２が更新される
。

並行に行なわれるキャッシュ登録簿装置の動作および仮
想／実アドレス変換の動作は、１システム・クロック・
サイクルＴ０において実現することができるが、要求さ
れる信号グループの取出しは次に連続するサイクルＴ。

において行なうことができる。

（２，望ましい実施態様の動作） 本発明の有効性は、ソフトウェア・プログラムが典型的
にはこのプログラムの拡張部分に対する僅かなメモリー
のデータ・ページにおける信号グループしか参照しない
という事実に依存する。

結果として、ごく小数の実ページ番号２３Ａの信号グル
ープしか必要とされない。従って、小さな連想キャッシ
ュ記憶装置３１がその時中央ＩＡ理装置によりアクセス
されつつあるメモリーのデータ・ページの実ページ番号
部分を収容することができる。（仮想ページ番号２１Ｂ
全体を小さな連想記憶装置３１に与える必要がなく、そ
の一部で充分であることは明らかであろう、、）このよ
うに、小さな連想記憶装置は、仮想／実アドレス変換の
結果に関して仮定を行なうことを可能にする。

この小さな連想記憶装置３１の内容は、望ましい実施態
様においては、実ページ番号からのｂ個の信号ビットを
仮想ページ番号によりアドレス指定される記憶場所へ入
れることによって決定することができる。中央処理装置
が１つの手順の拡張された期間間じか比較的小数の仮想
ページ番号を参照し続ける程度に、前把手さな連想メモ
リーが正確な試行アドレスを与えることになり、これに
より性能を強化する。

本発明は、第２図に示される従来技術の構成と類似する
２つのシステム・クロック・サイクル、即ち２・Ｔｏを
使用する。しかし、各システム・クロック・サイクルＴ
ｏ毎に一連の正しい仮定が信号グループをキャッシュ記
憶装置から検索することを可能にするが、仮想ページ番
号から得た記憶場所アドレス部分に関する誤った仮定（
即ち、小さな連想記憶装置３１を介する）はキャッシュ
記憶装置の検索サイクルをもたらす結果となるように、
キャッシュ記憶装置２５はバイブライン化されている。

本文に開示された装置は、実現する装置が比較的簡単で
ありかつキャッシュ記憶装置と共に便利に含まれ得ると
いう他の利点を有する。

更に、所要の信号グループしか中央処理装置へ転送する
必要がないように、典型的に各キャッシュ記憶装置のレ
ベルのアドレスと関連する複数のレベルの信号グループ
の適当なレベルの信号グループが選択できる。

本文の記述は本発明の望ましい実施態様の作動を例示す
るため行なったもので、本発明の範囲を限定することを
意味しない。本発明の範囲は、頭書の特許請求の範囲に
よってのみ限定されるべきものである。本文の記述から
、当業者には、本発明の主旨および範囲により更に包含
される多くの変更が明らかであろう。

【図面の簡単な説明】

第１図は本発明を使用することが可能な典型的なデータ
処理システムを示すブロック図、第２図は従来技術によ
るキャッシュ記憶装置と共に使用される仮想／実アドレ
ス変換を示すフロー図５および第３図は本発明によるキ
ャッシュ記憶装置と共に用いられる仮想／実アドレス変
換を示すフロー図である。 １１−・システム・インターフェース装置、１２・・・
キャッシュ記憶装置、１３・・・主記憶装置、１４・・
・アドレス変換装置、＋５−ユーザ装置、２１−・仮想
アドレス（２１Ａ−・ワード部分、２１Ｂ−・・仮想ペ
ージ番号部分）、２２・・・連想記憶装置、２３−・実
アドレス（２３Ａ・・・ワード部分、２３Ｂ−・・実ペ
ージ番号部分）、２４Ａ・・・記憶場所アドレス、２４
Ｂ・・・比較アドレス、３１・・・小さな連想記憶装置
、３２−・・比較装置、３６・・・マルチプレクサ装置
、２５１・・・キャッシュ登録簿装置、２５２・・・キ
ャッシュ記憶装置、２５３・・・比較装置、２５４・・
・出力レジスタ。

Claims (1)

1. 【特許請求の範囲】 １、中央処理装置と関連して実アドレスにより決定され
   る場所に信号グループを格納するキャッシュ記憶装置で
   あって、該中央処理装置が要求された信号グループを識
   別する仮想アドレスを与え、各仮想アドレスおよび各実
   アドレスは第１、第２および第３の部分を有し、同じ信
   号グループを識別する仮想アドレスおよび実アドレスが
   同じ第１の部分を有するキャッシュ記憶装置において、 前記第１および第２の実アドレス部分により決定される
   場所に第３の実アドレス部分を格納するキャッシュ登録
   簿手段と、 前記第１および第２の実アドレス部分に よって決定される場所に１つの信号グループを格納する
   キャッシュ記憶手段とを設け、前記信号グループが、該
   第１および第２の実アドレス部分と、前記キャッシュ記
   憶装置における前記第１および第２の実アドレス部分の
   場所に格納された前記第３の実アドレス部分とにより識
   別され、 第１および第２の仮想アドレス部分から第１および第２
   の実アドレス部分を決定する変換手段と、 前記第２および第３の仮想アドレス部分の 選択された信号に応答して前記キャッシュ登録簿装置に
   第２の試行アドレス部分を与える連想記憶手段とを設け
   、該第２の試行アドレス部分および前記第１の仮想アド
   レス部分が前記キャッシュ登録簿手段に与えられ、 前記第２の試行アドレス部分を前記実アド レス部分と比較する比較手段を設け、該比較手段による
   肯定比較が、前記試行仮想アドレスおよび前記第１の仮
   想アドレスによりアドレス指定される前記第３の実アド
   レスを前記キャッシュ記憶手段により処理させることを
   特徴とするキャッシュ記憶装置。 ２、前記比較手段による否定比較が、前記第２および第
   ３の実アドレス部分を前記キャッシュ登録簿手段へ与え
   させ、前記第２および第３の実アドレスによりアドレス
   指定される前記第３の実アドレスが前記キャッシュ記憶
   手段によって処理されることを特徴とする請求項１記載
   のキャッシュ記憶装置。 ３、前記キャッシュ登録簿手段が第２の比較手段を含み
   、該第２の比較手段が前記キャッシュ登録簿手段に格納
   された前記第３の実アドレス部分を前記変換手段により
   決定される前記第３の実アドレス部分と比較することを
   特徴とする請求項２記載のキャッシュ記憶装置。 ４、前記比較手段および前記第２の比較手段が肯定比較
   を与える時、前記試行アドレス部分および前記第１の仮
   想アドレス部分による前記キャッシュ登録簿手段におけ
   る前記第３の実アドレスのアドレス指定が、第１のシス
   テム・クロック・サイクルの間に生じ、前記記憶手段に
   おける前記信号グループのアドレス指定が、次の連続す
   る１システム・クロック・サイクルの間に生じることを
   特徴とする請求項３記載のキャッシュ記憶装置。 ５、前記比較手段が否定比較を与え前記第２の比較手段
   が肯定比較を与える時、前記試行アドレス部分および前
   記第１の仮想アドレス部分による前記キャッシュ登録簿
   手段における前記第３の実アドレスのアドレス指定が、
   第１のシステム・クロック・サイクルの間に生じ、前記
   キャッシュ登録簿手段における前記第３の実アドレスの
   アドレス指定が、次の連続する１サイクルの間に生じ、
   前記キャッシュ記憶装置の前記アドレス指定は第３の連
   続する １システム・クロック・サイクルの間に生じることを特
   徴とする請求項３記載のキャッシュ記憶装置。 ６、前記変換手段、および前記試行アドレス部分および
   前記第１の仮想アドレス部分による 前記キャッシュ登録簿手段のアドレス指定が同じシステ
   ム・クロック・サイクルの間に生じることを特徴とする
   請求項２記載のキャッシュ記憶装置。 ７、前記連想記憶手段における試行アドレス部分が、前
   に与えられた第２および第３の仮想アドレス部分が選択
   した信号の結果としての前記変換手段からの第２のアド
   レス指定された部分により決定されることを特徴とする
   請求項２記載のキャッシュ記憶装置。 ８、仮想アドレスにより信号グループを識別する中央処
   理装置によって、連想実アドレスにより決定される場所
   に格納されたキャッシュ記憶装置において信号グループ
   を検索する方法において、 前記仮想アドレスの少なくとも一部から試行アドレスを
   取得し、 該試行アドレスをキャッシュ登録簿装置に 与えて格納されたアドレス部分を取得し、 前記仮想アドレスを前記実アドレスに変換 し、 前記試行アドレスを前記実アドレスの選択 された第１の部分と比較し、 該比較ステップが肯定である時、前記格納 されたアドレス部分を前記実アドレスの第２の選択され
   た部分と比較し、 前記格納されたアドレス部分に関与する 前記比較ステップが肯定である時、前記実アドレスの第
   ３の部分を用いてキャッシュ記憶装置をアクセスするこ
   とにより前記信号グループを検索する ステップからなることを特徴とする方法。 ９、前記試行アドレスに関与する前記比較が否定である
   時、前記第３の実アドレス部分を前記キャッシュ登録簿
   装置に与えて前記格納されたアドレス部分を取得するス
   テップを更に含むことを特徴とする請求項８記載の信号
   グループを検索する方法。 １０、試行アドレスを取得する前記ステップが、前記仮
   想アドレスの少なくとも一部を小さな直接アクセス連想
   メモリーへ与えて前記試行アドレスを取得するステップ
   を更に含むことを特徴とする請求項８記載の信号グルー
   プを検索する方法。 １１、前記仮想アドレスが仮想ページ番号部分とワード
   部分とを含み、前記試行アドレス部分を前記キャッシュ
   登録簿装置へ与えるステップが、前記仮想アドレスに対
   するワード部分を前記キャッシュ登録簿装置に与えるス
   テップを含むことを特徴とする請求項８記載の信号グル
   ープを検索する方法。 １２、第１のシステム・クロック期間において前記取得
   ステップと、前記付与ステップと、前記変換ステップと
   、前記格納されたアドレス部分を比較する前記試行アド
   レス比較ステップとを実行し、 次の連続する１システム・クロック・サイ クルにおいて前記実アドレスの第３の部分を用いる前記
   ステップを実行するステップを更に含むことを特徴とす
   る請求項８記載の信号グループを検索する方法。 １３、第１のシステム・クロック・サイクルにおいて前
   記取得ステップと、前記付与ステップと、前記変換ステ
   ップと、前記試行アドレスを比較する前記ステップとを
   実行し、 第２の連続するシステム・クロック・サイ クルにおいて前記第３の実アドレス部分を与えるステッ
   プと前記格納されたアドレス部分を比較するステップを
   実行し、 第３の連続するシステム・クロック・サイクルにおいて
   前記実アドレスの第３の部分を用いる前記ステップを実
   行するステップを更に含むことを特徴とする請求項９記
   載の信号グループを検索する方法。 １４、中央処理装置からの仮想アドレスに応答して該仮
   想アドレスと関連する信号グループを与える装置であっ
   て、該信号グループが前記キャッシュ記憶装置の実アド
   レスにより識別される場所に格納され、前記仮想アドレ
   スが仮想ページ番号部分とワード部分とを有し、前記実
   アドレスが比較部分と記憶場所の部分とを有し、該記憶
   場所の部分が前記仮想アドレスのワード部分と付加され
   た部分とを含む装置において、 キャッシュ記憶装置を設け、該キャッシュ 記憶装置は 前記実アドレスの記憶場所の部分により 決定される場所に実アドレスの比較部分を格納するキャ
   ッシュ登録簿手段を含み、 更に、格納された比較アドレスを与え られた比較アドレスと比較する比較装置と、前記実アド
   レスの記憶場所の部分により 決定される場所における前記実アドレスにより識別され
   る信号グループを格納するキャッシュ記憶手段とを含み
   、 前記仮想アドレスに応答して試行付加部分 を提供する小さな変換手段を設け、前記仮想アドレスの
   ワード部分および前記与えられた試行付加部分が前記キ
   ャッシュ登録簿手段に与えられ、 前記仮想アドレスに応答して変換された 実アドレスを提供する変換手段を設け、該 変換手段が変換された場所のアドレスを前記キャッシュ
   記憶手段に、また変換された比較部分を前記キャッシュ
   登録簿装置の比較装置に与え、 前記試行付加部分と変換された付加部分を 比較する比較手段を設け、前記キャッシュ登録簿手段の
   比較装置が肯定の比較を識別する時、前記変換された場
   所のアドレスに格納された信号グループが前記装置から
   転送されることを特徴とする装置。 １５、前記比較手段による否定の比較が、前記の変換さ
   れた場所のアドレスを前記キャッシュ登録簿装置に与え
   させ、前記キャッシュ登録簿手段による肯定比較が、前
   記変換された場所の部分により決定される場所における
   信号 グループを前記装置から転送させることを特徴とする請
   求項１４記載の信号グループを提供する装置。 １６、前記小さな変換手段が直接アクセス連想メモリー
   を含むことを特徴とする請求項１４記載の信号グループ
   を提供する装置。 １７、前記小さな変換手段と、前記変換手段と、前記キ
   ャッシュ登録簿手段と、前記比較手段とが第１のシステ
   ム・クロック・サイクルの間に作動し、前記キャッシュ
   記憶手段が第２の連続する１システム・クロック・サイ
   クルの間に作動することを特徴とする請求項１４記載の
   信号グループを提供する装置。 １８、前記小さな変換手段と、前記変換手段と、前記比
   較手段とが、第１のシステム・クロック・サイクルの間
   に作動し、前記キャッシュ登録簿手段が、第２の連続す
   るシステム・クロック・サイクルの間に作動し、前記キ
   ャッシュ記憶手段が、第３の連続するシステム・クロッ
   ク・サイクルの間に作動することを特徴とする請求項１
   ５記載の信号グループを提供する装置。 １９、前記比較手段および前記キャッシュ登録簿手段の
   比較装置に応答して前記変換された場所のアドレスの前
   記キャッシュ登録簿手段および前記キャッシュ記憶手段
   に対する付与を制御するマルチプレクサ手段を更に含む
   ことを特徴とする請求項１５記載の信号グループを提供
   する装置。 ２０、変換された付加された部分が、前記連想メモリー
   における関連する仮想アドレスにより決定される場所に
   格納されることを特徴と する請求項１６記載の信号グループを提供する装置。