JPH10232834A - キャッシュメモリを作動する方法およびコンピュータシステム - Google Patents
キャッシュメモリを作動する方法およびコンピュータシステムInfo
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- JPH10232834A JPH10232834A JP10019476A JP1947698A JPH10232834A JP H10232834 A JPH10232834 A JP H10232834A JP 10019476 A JP10019476 A JP 10019476A JP 1947698 A JP1947698 A JP 1947698A JP H10232834 A JPH10232834 A JP H10232834A
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- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/12—Replacement control
- G06F12/121—Replacement control using replacement algorithms
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- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【課題】 複数の並行処理を実行するプロセッサに対し
てより大きな予測可能性のあるキャシング動作をもたら
すキャッシュシステムを提供すること。 【解決手段】 キャッシュメモリを、それぞれキャッシ
ュメモリに項目を保持するためのアドレス指定可能な複
数の記憶位置を有する複数のキャッシュ区分に分割し、
キャッシュ区分のどれが当該処理の実行で使用するため
の項目を保持するために使用されるべきであるかを識別
する区分表示子を各処理に割り当て、プロセッサが現在
の処理の実行中に主メモリからの項目を要求し、かつこ
の項目がキャッシュメモリに保持されていない場合に、
その項目を主メモリからフェッチし、かつ識別されたキ
ャッシュ区分のアドレス指定可能な複数の記憶位置の中
の１つにロードする。
てより大きな予測可能性のあるキャシング動作をもたら
すキャッシュシステムを提供すること。 【解決手段】 キャッシュメモリを、それぞれキャッシ
ュメモリに項目を保持するためのアドレス指定可能な複
数の記憶位置を有する複数のキャッシュ区分に分割し、
キャッシュ区分のどれが当該処理の実行で使用するため
の項目を保持するために使用されるべきであるかを識別
する区分表示子を各処理に割り当て、プロセッサが現在
の処理の実行中に主メモリからの項目を要求し、かつこ
の項目がキャッシュメモリに保持されていない場合に、
その項目を主メモリからフェッチし、かつ識別されたキ
ャッシュ区分のアドレス指定可能な複数の記憶位置の中
の１つにロードする。
Description
【０００１】
【発明の属する技術分野】本発明は、プロセッサとコン
ピュータの主メモリとの間で作動するキャッシュシステ
ム、特に複数の並行処理を実行することができるプロセ
ッサに関するものである。
ピュータの主メモリとの間で作動するキャッシュシステ
ム、特に複数の並行処理を実行することができるプロセ
ッサに関するものである。
【０００２】
【従来の技術】当該技術分野で周知のように、キャッシ
ュメモリは、ある種のデータおよびコードへのアクセス
待ち時間を減少させ、このデータおよびコードのために
使用されるメモリバンド幅を減少させるようにコンピュ
ータシステムにおいて使用されている。キャッシュメモ
リは、メモリアクセスを遅らせ、統合し、再配列するこ
とができる。
ュメモリは、ある種のデータおよびコードへのアクセス
待ち時間を減少させ、このデータおよびコードのために
使用されるメモリバンド幅を減少させるようにコンピュ
ータシステムにおいて使用されている。キャッシュメモ
リは、メモリアクセスを遅らせ、統合し、再配列するこ
とができる。
【０００３】キャッシュメモリは、コンピュータのプロ
セッサと主メモリとの間で作動する。プロセッサで実行
するプロセスによって要求されるデータや命令は、この
処理を実行している間、キャッシュに保持することがで
きる。キャッシへのアクセスは、通常、主メモリへのア
クセスよりも非常に高速である。プロセッサがキャッシ
ュメモリに必要なデータ項目あるいは命令を置かなけれ
ば、プロセッサは、それを引き出すために主メモリを直
接アクセスし、要求されたデータ項目あるいは命令はキ
ャッシュにロードされる。キャッシュメモリを使用し、
取り替えをするためのいろいろな公知のシステムが存在
する。
セッサと主メモリとの間で作動する。プロセッサで実行
するプロセスによって要求されるデータや命令は、この
処理を実行している間、キャッシュに保持することがで
きる。キャッシへのアクセスは、通常、主メモリへのア
クセスよりも非常に高速である。プロセッサがキャッシ
ュメモリに必要なデータ項目あるいは命令を置かなけれ
ば、プロセッサは、それを引き出すために主メモリを直
接アクセスし、要求されたデータ項目あるいは命令はキ
ャッシュにロードされる。キャッシュメモリを使用し、
取り替えをするためのいろいろな公知のシステムが存在
する。
【０００４】実時間システムのキャッシュを当てにする
ために、キャッシュの動作は予測できる必要がある。す
なわち、キャッシュにあることが予想される特定のデー
タ項目あるいは命令が実際そこにあることに関して適度
の確実度がある必要がある。大部分の既存の取り替え機
構は、要求されたデータ項目あるいは命令をキャッシュ
に入れようと通常、常に試みている。これを行うため
に、この機構はキャッシュから他のデータ項目あるいは
命令を削除しなければならない。これは、後で使用する
ためにそこにあることが予想される、削除項目を生じ得
る。これは、特に、多重タスクプロセッサ、あるいは割
り込み処理あるいは他の予測不可能な処理を実効しなけ
ればならないプロセッサの場合である。
ために、キャッシュの動作は予測できる必要がある。す
なわち、キャッシュにあることが予想される特定のデー
タ項目あるいは命令が実際そこにあることに関して適度
の確実度がある必要がある。大部分の既存の取り替え機
構は、要求されたデータ項目あるいは命令をキャッシュ
に入れようと通常、常に試みている。これを行うため
に、この機構はキャッシュから他のデータ項目あるいは
命令を削除しなければならない。これは、後で使用する
ためにそこにあることが予想される、削除項目を生じ得
る。これは、特に、多重タスクプロセッサ、あるいは割
り込み処理あるいは他の予測不可能な処理を実効しなけ
ればならないプロセッサの場合である。
【０００５】
【発明が解決しようとする課題】本発明の目的は、複数
の並行処理を実行するプロセッサに対してより大きな予
測可能性のあるキャシング動作をもたらすキャッシュシ
ステムを提供することにある。
の並行処理を実行するプロセッサに対してより大きな予
測可能性のあるキャシング動作をもたらすキャッシュシ
ステムを提供することにある。
【０００６】
【課題を解決するための手段】これに関しては、並行処
理は、共有プロセッサによるが必ずしも同時に実行され
ない処理であるとみなされる。すなわち、第１の処理は
実行し始め、何らかの理由で割り込むことができる。そ
れから、プロセッサは、第２の処理を実行し始めるが、
第１の処理が再び、あるいは何らかの他のプロンプトに
応じていつでも実行できるようになったときに、第２の
処理にいつでも割り込みできるようになっている。これ
は処理ハンドラによって管理される。第１の処理に関連
したデータや命令が、第２の処理が実行している間にキ
ャッシュから追い出されないことが重要である。反対
に、第２の処理は、実行している間、キャッシュにアク
セスすることができることが有用である。例えば、２つ
の処理、すなわち処理Ａおよび処理Ｂが１つのＣＰＵで
同時に実行している図８に示された場合を考察する。処
理Ａは最初にスケジュールされ、それがＣＰＵを保有し
ている間、そのＣＰＵは、データキャッシュをその専用
のデータで完全に満たすことができ、処理Ｂのためのデ
ータキャッシュに入れられたいかなるデータをも追い出
す。それから、制御は処理Ｂのためにスワッピングし、
そのときデータキャッシュの状態を無効にし、処理Ａの
データの全てを取り除き、その専用のキャッシュに入れ
る。データキャッシュ状態のこのデータのピンポンは、
並行処理との間で共有しており、しばしば性能上、有害
である。
理は、共有プロセッサによるが必ずしも同時に実行され
ない処理であるとみなされる。すなわち、第１の処理は
実行し始め、何らかの理由で割り込むことができる。そ
れから、プロセッサは、第２の処理を実行し始めるが、
第１の処理が再び、あるいは何らかの他のプロンプトに
応じていつでも実行できるようになったときに、第２の
処理にいつでも割り込みできるようになっている。これ
は処理ハンドラによって管理される。第１の処理に関連
したデータや命令が、第２の処理が実行している間にキ
ャッシュから追い出されないことが重要である。反対
に、第２の処理は、実行している間、キャッシュにアク
セスすることができることが有用である。例えば、２つ
の処理、すなわち処理Ａおよび処理Ｂが１つのＣＰＵで
同時に実行している図８に示された場合を考察する。処
理Ａは最初にスケジュールされ、それがＣＰＵを保有し
ている間、そのＣＰＵは、データキャッシュをその専用
のデータで完全に満たすことができ、処理Ｂのためのデ
ータキャッシュに入れられたいかなるデータをも追い出
す。それから、制御は処理Ｂのためにスワッピングし、
そのときデータキャッシュの状態を無効にし、処理Ａの
データの全てを取り除き、その専用のキャッシュに入れ
る。データキャッシュ状態のこのデータのピンポンは、
並行処理との間で共有しており、しばしば性能上、有害
である。
【０００７】請求項１に係る発明は、それぞれ命令のシ
ーケンスを含む複数の処理を実行可能であるコンピュー
タのプロセッサと主メモリとの間に配置されたキャッシ
ュメモリを作動する方法において、キャッシュメモリ
を、それぞれキャッシュメモリに項目を保持するための
アドレス指定可能な複数の記憶位置を有する複数のキャ
ッシュ区分に分割するステップと、キャッシュ区分のど
れが当該処理の実行で使用するための項目を保持するた
めに使用されるべきであるかを識別する区分表示子を各
処理に割り当てるステップと、プロセッサが現在の処理
の実行中に主メモリからの項目を要求し、かつこの項目
がキャッシュメモリに保持されていない場合に、その項
目を主メモリからフェッチし、かつ識別されたキャッシ
ュ区分のアドレス指定可能な複数の記憶位置の中の１つ
にロードするステップとを含むことを特徴とするもので
ある。
ーケンスを含む複数の処理を実行可能であるコンピュー
タのプロセッサと主メモリとの間に配置されたキャッシ
ュメモリを作動する方法において、キャッシュメモリ
を、それぞれキャッシュメモリに項目を保持するための
アドレス指定可能な複数の記憶位置を有する複数のキャ
ッシュ区分に分割するステップと、キャッシュ区分のど
れが当該処理の実行で使用するための項目を保持するた
めに使用されるべきであるかを識別する区分表示子を各
処理に割り当てるステップと、プロセッサが現在の処理
の実行中に主メモリからの項目を要求し、かつこの項目
がキャッシュメモリに保持されていない場合に、その項
目を主メモリからフェッチし、かつ識別されたキャッシ
ュ区分のアドレス指定可能な複数の記憶位置の中の１つ
にロードするステップとを含むことを特徴とするもので
ある。
【０００８】区分表示子を各処理に割り当てることによ
って、プロセッサで同時に実行している処理は、各々の
他のデータや命令をキャッシュメモリから追い出すこと
が防止される。すなわち、例えばプロセッサで実行して
いる第１の処理に割り当てられたキャッシュ区分はその
後の第２の処理によって上書きすることができない。そ
の代わりに、第２の処理は、それに割り当てられたそれ
の専用のキャッシュ区分を有する。一旦第１の処理が完
全に完了すると、第１の処理に割り当てられたキャッシ
ュ区分はそれから他の処理に割り当てることができるよ
うに、区分表示子を処理に割り当てることを変えること
ができることはもちろん好ましい。
って、プロセッサで同時に実行している処理は、各々の
他のデータや命令をキャッシュメモリから追い出すこと
が防止される。すなわち、例えばプロセッサで実行して
いる第１の処理に割り当てられたキャッシュ区分はその
後の第２の処理によって上書きすることができない。そ
の代わりに、第２の処理は、それに割り当てられたそれ
の専用のキャッシュ区分を有する。一旦第１の処理が完
全に完了すると、第１の処理に割り当てられたキャッシ
ュ区分はそれから他の処理に割り当てることができるよ
うに、区分表示子を処理に割り当てることを変えること
ができることはもちろん好ましい。
【０００９】処理の要求に応じて、２つ以上のキャッシ
ュ区分を処理に割り当てるか、あるいはキャッシュへの
処理アクセスをともかく否定することができる。
ュ区分を処理に割り当てるか、あるいはキャッシュへの
処理アクセスをともかく否定することができる。
【００１０】本発明の実施の形態においては、実行され
ている現在処理のための区分表示子は、処理についての
状態情報をも保持する処理状態メモリに保持されてい
る。これは、ここではスレッド状態ワードレジスタと呼
ばれている。新しい処理がプロセッサによって実行され
るべきである場合、新しいスレッド状態ワードは、この
処理に割り当てられた新しい区分表示子とともにメモリ
にロードされる。
ている現在処理のための区分表示子は、処理についての
状態情報をも保持する処理状態メモリに保持されてい
る。これは、ここではスレッド状態ワードレジスタと呼
ばれている。新しい処理がプロセッサによって実行され
るべきである場合、新しいスレッド状態ワードは、この
処理に割り当てられた新しい区分表示子とともにメモリ
にロードされる。
【００１１】区分表示子は、処理のためのグループ識別
子の中に含むことができ、グループ識別子は処理のため
のアドレス空間を識別する。仮想アドレス指定方式で
は、プロセッサは、仮想ページ番号およびページ番号の
ラインを含むアドレスを発し、アドレス変換バッファ
は、仮想ページ番号を主メモリをアドレス指定する実ペ
ージ番号に変換するために備えられている。このよう
に、アドレス変換バッファは、グループ識別子も受け取
り、処理に割り当てられた仮想アドレス空間に応じて現
在処理のための区分表示子をそこから得ることができ
る。
子の中に含むことができ、グループ識別子は処理のため
のアドレス空間を識別する。仮想アドレス指定方式で
は、プロセッサは、仮想ページ番号およびページ番号の
ラインを含むアドレスを発し、アドレス変換バッファ
は、仮想ページ番号を主メモリをアドレス指定する実ペ
ージ番号に変換するために備えられている。このよう
に、アドレス変換バッファは、グループ識別子も受け取
り、処理に割り当てられた仮想アドレス空間に応じて現
在処理のための区分表示子をそこから得ることができ
る。
【００１２】アドレス指定された項目のラインインペー
ジ番号は、項目が置かれるべきキャッシュ区分内のアド
レス記憶位置を識別するために使用することができる。
すなわち、各キャッシュ区分は直接マッピングされる。
ラインインページ番号として項目アドレスのエンドビッ
トであるが、適当なビットのセットに他ならない全てを
使用することは必要ないことは明らかである。これら
は、通常、アドレスの最下位の終わりに近い。
ジ番号は、項目が置かれるべきキャッシュ区分内のアド
レス記憶位置を識別するために使用することができる。
すなわち、各キャッシュ区分は直接マッピングされる。
ラインインページ番号として項目アドレスのエンドビッ
トであるが、適当なビットのセットに他ならない全てを
使用することは必要ないことは明らかである。これら
は、通常、アドレスの最下位の終わりに近い。
【００１３】１つあるいはそれ以上のキャッシュ区分を
処理に割り当てることができる。
処理に割り当てることができる。
【００１４】このシステムは、キャッシュメモリからの
項目を、前記項目の主メモリのアドレスに従って、かつ
項目がキャッシュメモリに保持されるキャッシュ区分に
関係なくアクセスするキャッシュアクセス回路を含み得
る。すなわち、区分表示子は、取り替えで使用されるだ
けで、ルックアップでは使用されない。このように、キ
ャッシュされる項目は、たとえこのキャッシング後にこ
の区分が異なるアドレス空間に関連した処理に今すぐ割
り当てられるとしても、その区分から引き出すことがで
きる。
項目を、前記項目の主メモリのアドレスに従って、かつ
項目がキャッシュメモリに保持されるキャッシュ区分に
関係なくアクセスするキャッシュアクセス回路を含み得
る。すなわち、区分表示子は、取り替えで使用されるだ
けで、ルックアップでは使用されない。このように、キ
ャッシュされる項目は、たとえこのキャッシング後にこ
の区分が異なるアドレス空間に関連した処理に今すぐ割
り当てられるとしても、その区分から引き出すことがで
きる。
【００１５】請求項８に係る発明は、それぞれが一連の
命令を含み、現在実行されている現在処理のための区分
表示子を保持する処理状態メモリを含んでいる複数の処
理を実行するためのプロセッサと、主メモリと、それぞ
れ処理の実行中のプロセッサによって使用するために主
メモリからフェッチされる項目を保持するアドレス指定
可能な複数の記憶位置を含む一連のキャッシュ区分を有
するキャッシュメモリと、主メモリから項目をフェッチ
し、この項目をアドレス指定可能な記憶位置のキャッシ
ュメモリにロードするように構成され、現在処理と関連
して処理状態メモリに保持された区分表示子に応じ項目
をロードするアドレス指定可能な記憶位置の中の１つを
選択するキャッシュ取り替え機構とを備えたことを特徴
とするコンピュータシステムを要旨とするものである。
命令を含み、現在実行されている現在処理のための区分
表示子を保持する処理状態メモリを含んでいる複数の処
理を実行するためのプロセッサと、主メモリと、それぞ
れ処理の実行中のプロセッサによって使用するために主
メモリからフェッチされる項目を保持するアドレス指定
可能な複数の記憶位置を含む一連のキャッシュ区分を有
するキャッシュメモリと、主メモリから項目をフェッチ
し、この項目をアドレス指定可能な記憶位置のキャッシ
ュメモリにロードするように構成され、現在処理と関連
して処理状態メモリに保持された区分表示子に応じ項目
をロードするアドレス指定可能な記憶位置の中の１つを
選択するキャッシュ取り替え機構とを備えたことを特徴
とするコンピュータシステムを要旨とするものである。
【００１６】各処理は、共有ページ番号内部に主メモリ
のアドレスに保持された２つ以上の命令シーケンスを含
むことができる。キャッシュ区分は、各キャッシュ区分
を主メモリの特定の処理のページ番号に関連付けること
によって処理に割り当てることができる。これは、我々
の以前の英国特許出願第９７０１９６０．８号明細書に
記載されている。
のアドレスに保持された２つ以上の命令シーケンスを含
むことができる。キャッシュ区分は、各キャッシュ区分
を主メモリの特定の処理のページ番号に関連付けること
によって処理に割り当てることができる。これは、我々
の以前の英国特許出願第９７０１９６０．８号明細書に
記載されている。
【００１７】代替例として、区分表示子は、スレッド状
態ワードレジスタに保持し、キャッシュ取り替え機構に
直接供給することができる。
態ワードレジスタに保持し、キャッシュ取り替え機構に
直接供給することができる。
【００１８】各キャッシュ区分におけるアドレス指定可
能な記憶位置の数は変更可能でありうる。さらに、ペー
ジ番号に対するキャッシュ番号の関連性は、変更可能で
ありうると同時に、これらのページ番号を使用するプロ
セスはプロセッサによって実行される。
能な記憶位置の数は変更可能でありうる。さらに、ペー
ジ番号に対するキャッシュ番号の関連性は、変更可能で
ありうると同時に、これらのページ番号を使用するプロ
セスはプロセッサによって実行される。
【００１９】以下に記載する発明の実施の形態は、他の
区分に入れられる他のデータのページからのキャッシュ
ラインから読み出すかあるいはこのキャッシュラインに
書き込むことによって予想できない追い出しからキャッ
シュの内容を保護するキャッシュシステムを示してい
る。この実施の形態は、キャッシュの内容を予測できる
システムも提供する。
区分に入れられる他のデータのページからのキャッシュ
ラインから読み出すかあるいはこのキャッシュラインに
書き込むことによって予想できない追い出しからキャッ
シュの内容を保護するキャッシュシステムを示してい
る。この実施の形態は、キャッシュの内容を予測できる
システムも提供する。
【００２０】
【発明の実施の形態】図１は、キャッシュシステムを組
み込むコンピュータのブロック図である。コンピュータ
は、主メモリ６から項目をアクセスするためのアドレス
バス４および項目をＣＰＵ２に戻すためのデータバス８
に接続されているＣＰＵ２を備えている。データバス８
はここではデータバスと呼ばれているが、この項目がＣ
ＰＵによる実行のための実際のデータあるいは命令を構
成しようが構成しまいが、これは主メモリ６からの項目
の戻りのためであることが理解される。ここに記載され
ているシステムは命令キャッシュおよびデータキャッシ
ュの両方で使用するのに適している。公知であるよう
に、別個のデータキャッシュおよび命令キャッシュがあ
ってもよいし、あるいはデータキャッシュおよび命令キ
ャッシュは結合されてもよい。ここに記載されたコンピ
ュータでは、アドレス指定方式はいわゆる仮想アドレス
指定方式である。アドレスは、ページアドレスのライン
４ａおよび仮想ページアドレス４ｂに分割される。仮想
ページアドレス４ｂはアドレス変換バッファ（ＴＬＢ）
１０に供給される。ページアドレスのライン４ａはルッ
クアップ回路１２に供給される。アドレス変換バッファ
１０は、仮想ページアドレス４ｂに基づいて変換された
実ページアドレス１４をルックアップ回路１２に供給す
る。ルックアップ回路１２は、アドレスバスおよびデー
タバス１６，１８を介してキャッシュアクセス回路２０
に接続されている。さらに、データバス１８は、主メモ
リ６からのデータ項目あるいは命令のためのものであっ
てもよい。キャッシュアクセス回路２０は、アドレスバ
ス２４、データバス２６およびキャッシュメモリ２２の
ための置換情報を転送する制御バス２８を介してキャッ
シュメモリ２２に接続されている。取り替えエンジン３
０は、取り替えエンジンとキャッシュアクセス回路との
間で置換情報、データ項目（あるいは命令）およびアド
レスを転送する取り替えバス３２を介してキャッシュア
クセス回路２０に接続されている。取り替えエンジン３
０はそれ自体主メモリ６に接続されている。
み込むコンピュータのブロック図である。コンピュータ
は、主メモリ６から項目をアクセスするためのアドレス
バス４および項目をＣＰＵ２に戻すためのデータバス８
に接続されているＣＰＵ２を備えている。データバス８
はここではデータバスと呼ばれているが、この項目がＣ
ＰＵによる実行のための実際のデータあるいは命令を構
成しようが構成しまいが、これは主メモリ６からの項目
の戻りのためであることが理解される。ここに記載され
ているシステムは命令キャッシュおよびデータキャッシ
ュの両方で使用するのに適している。公知であるよう
に、別個のデータキャッシュおよび命令キャッシュがあ
ってもよいし、あるいはデータキャッシュおよび命令キ
ャッシュは結合されてもよい。ここに記載されたコンピ
ュータでは、アドレス指定方式はいわゆる仮想アドレス
指定方式である。アドレスは、ページアドレスのライン
４ａおよび仮想ページアドレス４ｂに分割される。仮想
ページアドレス４ｂはアドレス変換バッファ（ＴＬＢ）
１０に供給される。ページアドレスのライン４ａはルッ
クアップ回路１２に供給される。アドレス変換バッファ
１０は、仮想ページアドレス４ｂに基づいて変換された
実ページアドレス１４をルックアップ回路１２に供給す
る。ルックアップ回路１２は、アドレスバスおよびデー
タバス１６，１８を介してキャッシュアクセス回路２０
に接続されている。さらに、データバス１８は、主メモ
リ６からのデータ項目あるいは命令のためのものであっ
てもよい。キャッシュアクセス回路２０は、アドレスバ
ス２４、データバス２６およびキャッシュメモリ２２の
ための置換情報を転送する制御バス２８を介してキャッ
シュメモリ２２に接続されている。取り替えエンジン３
０は、取り替えエンジンとキャッシュアクセス回路との
間で置換情報、データ項目（あるいは命令）およびアド
レスを転送する取り替えバス３２を介してキャッシュア
クセス回路２０に接続されている。取り替えエンジン３
０はそれ自体主メモリ６に接続されている。
【００２１】取り替えエンジン３０は、アドレス変換バ
ッファ１０から、主メモリ６の項目の実ページアドレス
およびラインインページアドレスを含む全実アドレス３
４を受け取る。取り替えエンジン３０は、４ビットバス
上のアドレス変換バッファ１０から区分表示子をも受け
取る。区分表示子の機能は以下に記載されている通りで
ある。
ッファ１０から、主メモリ６の項目の実ページアドレス
およびラインインページアドレスを含む全実アドレス３
４を受け取る。取り替えエンジン３０は、４ビットバス
上のアドレス変換バッファ１０から区分表示子をも受け
取る。区分表示子の機能は以下に記載されている通りで
ある。
【００２２】最後に、取り替えエンジン３０は、以下に
より明確に記載されているようにルックアップ回路１２
で発生される、ライン３８上のミス信号を受け取る。
より明確に記載されているようにルックアップ回路１２
で発生される、ライン３８上のミス信号を受け取る。
【００２３】ここに記載されているキャッシュメモリ２
２は、直接マッピングキャッシュである。すなわち、こ
のキャッシュメモリ２２は複数のアドレス指定可能な記
憶位置を有し、各位置は、キャッシュの１行を構成す
る。各行は、主メモリからの項目およびこの項目の主メ
モリのアドレスを含んでいる。各行は、この行に記憶さ
れたデータ項目の主メモリのアドレスの最下位ビットを
示す多数のビットによって構成される行アドレスによっ
てアドレス指定可能である。例えば、８行を有するキャ
ッシュメモリの場合、各行アドレスは、これらの行を独
自に識別するための３ビットの長さである。例えば、キ
ャッシュの第２行は行アドレス００１を有するので、ビ
ット００１で終わるアドレスを有する主メモリからの任
意のデータ項目を主メモリに保持することができる。明
らかに、主メモリでは、多数のこのようなアドレスがあ
るので、可能性としてキャッシュメモリのこの行に保持
される多数のデータ項目がある。もちろん、キャッシュ
メモリは、毎回この行に唯一のデータ項目を保持するこ
とができる。
２は、直接マッピングキャッシュである。すなわち、こ
のキャッシュメモリ２２は複数のアドレス指定可能な記
憶位置を有し、各位置は、キャッシュの１行を構成す
る。各行は、主メモリからの項目およびこの項目の主メ
モリのアドレスを含んでいる。各行は、この行に記憶さ
れたデータ項目の主メモリのアドレスの最下位ビットを
示す多数のビットによって構成される行アドレスによっ
てアドレス指定可能である。例えば、８行を有するキャ
ッシュメモリの場合、各行アドレスは、これらの行を独
自に識別するための３ビットの長さである。例えば、キ
ャッシュの第２行は行アドレス００１を有するので、ビ
ット００１で終わるアドレスを有する主メモリからの任
意のデータ項目を主メモリに保持することができる。明
らかに、主メモリでは、多数のこのようなアドレスがあ
るので、可能性としてキャッシュメモリのこの行に保持
される多数のデータ項目がある。もちろん、キャッシュ
メモリは、毎回この行に唯一のデータ項目を保持するこ
とができる。
【００２４】次に、図１に示されたコンピュータシステ
ムの動作について説明するが、あたかも区分表示子が存
在しないようである。ＣＰＵ２は、主メモリのアドレス
を使用して主メモリ６からの項目を要求し、このアドレ
スをアドレスバス４上に伝送する。仮想ページ番号は、
それを所定の仮想／実ページ変換アルゴリズムに従って
実ページ番号１４に変換するアドレス変換バッファ１０
に供給される。実ページ番号１４は、ＣＰＵ２によって
伝送された最初のアドレスのページ番号のライン４ａと
ともにルックアップ回路１２に供給される。ラインイン
ページアドレスは、キャッシュメモリ２２をアドレス指
定するためにキャッシュアクセス回路２０によって使用
される。ラインインページアドレスは、キャッシュメモ
リ２２の行アドレスに等しい、メモリの主アドレスの
（必ずしもエンドビットを含まない）最下位数ビットの
セットを含んでいる。データ項目（あるいは命令）およ
びデータ項目（あるいは命令）のアドレスである、ペー
ジアドレスの行によって識別される行アドレスのキャッ
シュメモリの内容は、ルックアップ回路１２に供給され
る。そこで、キャッシュメモリから引き出されたアドレ
スの実ページ番号は、アドレス変換バッファ１０から供
給された実ページ番号と比較される。これらのアドレス
が一致するならば、ルックアップ回路はヒットを示し、
このヒットによってキャッシュメモリのこの行に保持さ
れたデータ項目はデータバス８に沿ってＣＰＵに戻され
る。しかしながら、キャッシュメモリ２２のアドレス指
定された行に保持されたアドレスの実ページ番号がアド
レス変換バッファ１０から供給された実ページ番号に一
致しないならば、ミス信号は取り替えエンジン３０のラ
イン３８上に発生される。バス３４上のアドレス変換バ
ッファ１０から供給される実アドレスを使用して、主メ
モリ６から正しい項目を引き出すことは取り替えエンジ
ン３０のタスクである。主メモリ６から１度フェッチさ
れたデータ項目は、取り替えバス３２を介してキャッシ
ュアクセス回路２０に供給され、主メモリのアドレスと
ともにキャッシュメモリ２２にロードされる。データ項
目そのものはデータバス８に沿ってＣＰＵにも戻される
ので、ＣＰＵは実行し続けることができる。上記に概略
されるような直接マッピングキャッシュメモリでは、主
メモリ６から呼び出されるデータ項目およびそのアドレ
スは、データ項目がチェックするために最初にアクセス
された記憶位置にロードされることは明らかである。す
なわち、データ項目は、主メモリのラインインページア
ドレスの最下位数ビットのセットに一致する行アドレス
を有するデータ項目を受け入れることができる唯一の記
憶位置に上書きされる。もちろん、キャッシュメモリに
最初に記憶されたデータ項目のページ番号およびいまキ
ャッシュメモリにロードされるべきデータ項目は異なっ
ている。この「１対１のマッピング」はキャッシュの有
用性を制限する。
ムの動作について説明するが、あたかも区分表示子が存
在しないようである。ＣＰＵ２は、主メモリのアドレス
を使用して主メモリ６からの項目を要求し、このアドレ
スをアドレスバス４上に伝送する。仮想ページ番号は、
それを所定の仮想／実ページ変換アルゴリズムに従って
実ページ番号１４に変換するアドレス変換バッファ１０
に供給される。実ページ番号１４は、ＣＰＵ２によって
伝送された最初のアドレスのページ番号のライン４ａと
ともにルックアップ回路１２に供給される。ラインイン
ページアドレスは、キャッシュメモリ２２をアドレス指
定するためにキャッシュアクセス回路２０によって使用
される。ラインインページアドレスは、キャッシュメモ
リ２２の行アドレスに等しい、メモリの主アドレスの
（必ずしもエンドビットを含まない）最下位数ビットの
セットを含んでいる。データ項目（あるいは命令）およ
びデータ項目（あるいは命令）のアドレスである、ペー
ジアドレスの行によって識別される行アドレスのキャッ
シュメモリの内容は、ルックアップ回路１２に供給され
る。そこで、キャッシュメモリから引き出されたアドレ
スの実ページ番号は、アドレス変換バッファ１０から供
給された実ページ番号と比較される。これらのアドレス
が一致するならば、ルックアップ回路はヒットを示し、
このヒットによってキャッシュメモリのこの行に保持さ
れたデータ項目はデータバス８に沿ってＣＰＵに戻され
る。しかしながら、キャッシュメモリ２２のアドレス指
定された行に保持されたアドレスの実ページ番号がアド
レス変換バッファ１０から供給された実ページ番号に一
致しないならば、ミス信号は取り替えエンジン３０のラ
イン３８上に発生される。バス３４上のアドレス変換バ
ッファ１０から供給される実アドレスを使用して、主メ
モリ６から正しい項目を引き出すことは取り替えエンジ
ン３０のタスクである。主メモリ６から１度フェッチさ
れたデータ項目は、取り替えバス３２を介してキャッシ
ュアクセス回路２０に供給され、主メモリのアドレスと
ともにキャッシュメモリ２２にロードされる。データ項
目そのものはデータバス８に沿ってＣＰＵにも戻される
ので、ＣＰＵは実行し続けることができる。上記に概略
されるような直接マッピングキャッシュメモリでは、主
メモリ６から呼び出されるデータ項目およびそのアドレ
スは、データ項目がチェックするために最初にアクセス
された記憶位置にロードされることは明らかである。す
なわち、データ項目は、主メモリのラインインページア
ドレスの最下位数ビットのセットに一致する行アドレス
を有するデータ項目を受け入れることができる唯一の記
憶位置に上書きされる。もちろん、キャッシュメモリに
最初に記憶されたデータ項目のページ番号およびいまキ
ャッシュメモリにロードされるべきデータ項目は異なっ
ている。この「１対１のマッピング」はキャッシュの有
用性を制限する。
【００２５】より大きな柔軟性をキャッシュシステムに
提供するために、ｎウェイ・セット・アソシアティブ・
キャッシュが開発された。４ウェイ・セット・アソシア
ティブ・キャッシュは図２に示されている。キャッシュ
メモリは４つのバンクＢ１，Ｂ２，Ｂ３，Ｂ４に分割さ
れる。このバンクは、図２の１行に対して概略的に示さ
れているように、一般に共有行アドレスによって行方向
にアクセスされる。しかしながら、この行は４つのキャ
ッシュエントリ、すなわち各バンクに対して１つのキャ
ッシュエントリを含んでいる。バンクＢ１に対するキャ
ッシュエントリは、バス２６ａ上に出力され、バンクＢ
２に対するキャッシュエントリは、バス２６ｂ上に出力
され、バンクＢ３およびＢ４に対しても同様である。し
たがって、これは、１行アドレス（あるいはページアド
レスの行）に対して４つのキャッシュエントリを可能に
する。行がアドレス指定される度に、４つのキャッシュ
エントリが出力され、そのアドレスの実ページ番号は、
アドレス変換バッファバッファ１０から供給された実ペ
ージ番号と比較され、どのエントリが正しいエントリで
あるかを決定する。キャッシュに試みられたアクセスの
際にキャッシュミスがあるならば、取り替えエンジン３
０は、主メモリから要求された項目を引き出し、例え
ば、特定の項目がどれくらいの長さキャッシュに保持さ
れているか、あるいはシステムの他のプログラムパラメ
ータに基づいている取り替えアルゴリズムに従って、バ
ンクの中の１つの正しい行に要求された項目をロードす
る。このような置換アルゴリズムは公知であり、ここで
はこれ以上の説明は省略する。
提供するために、ｎウェイ・セット・アソシアティブ・
キャッシュが開発された。４ウェイ・セット・アソシア
ティブ・キャッシュは図２に示されている。キャッシュ
メモリは４つのバンクＢ１，Ｂ２，Ｂ３，Ｂ４に分割さ
れる。このバンクは、図２の１行に対して概略的に示さ
れているように、一般に共有行アドレスによって行方向
にアクセスされる。しかしながら、この行は４つのキャ
ッシュエントリ、すなわち各バンクに対して１つのキャ
ッシュエントリを含んでいる。バンクＢ１に対するキャ
ッシュエントリは、バス２６ａ上に出力され、バンクＢ
２に対するキャッシュエントリは、バス２６ｂ上に出力
され、バンクＢ３およびＢ４に対しても同様である。し
たがって、これは、１行アドレス（あるいはページアド
レスの行）に対して４つのキャッシュエントリを可能に
する。行がアドレス指定される度に、４つのキャッシュ
エントリが出力され、そのアドレスの実ページ番号は、
アドレス変換バッファバッファ１０から供給された実ペ
ージ番号と比較され、どのエントリが正しいエントリで
あるかを決定する。キャッシュに試みられたアクセスの
際にキャッシュミスがあるならば、取り替えエンジン３
０は、主メモリから要求された項目を引き出し、例え
ば、特定の項目がどれくらいの長さキャッシュに保持さ
れているか、あるいはシステムの他のプログラムパラメ
ータに基づいている取り替えアルゴリズムに従って、バ
ンクの中の１つの正しい行に要求された項目をロードす
る。このような置換アルゴリズムは公知であり、ここで
はこれ以上の説明は省略する。
【００２６】それにもかかわらず、ｎウェイ・セット・
アソシアティブ・キャッシュ（ここでは、ｎはバンク数
であり、図２の４に等しい）は、単一の直接マッピング
システムの改良であるかぎり、なお汎用性がなく、より
重要なことはキャッシュの動作を適切に予測できないこ
とである。
アソシアティブ・キャッシュ（ここでは、ｎはバンク数
であり、図２の４に等しい）は、単一の直接マッピング
システムの改良であるかぎり、なお汎用性がなく、より
重要なことはキャッシュの動作を適切に予測できないこ
とである。
【００２７】ここに記載されたシステムは、より汎用性
のあるキャッシュ取り替えシステムによってキャッシュ
メモリのコンピュータ使用の最適化を可能にするキャッ
シュ分割機構を備えている。
のあるキャッシュ取り替えシステムによってキャッシュ
メモリのコンピュータ使用の最適化を可能にするキャッ
シュ分割機構を備えている。
【００２８】図３は、図１のコンピュータを使用するＣ
ＰＵ２の概略ブロック図である。ＣＰＵ２は、メモリバ
ス４を介してメモリをアドレス指定し、データバス８を
介してデータおよび命令を引き出すことができるフェッ
チ回路１７に接続されている実行回路１５を備えてい
る。汎用レジスタ７のセットは、プロセスを実行する際
に使用するためのデータおよび命令を保持する実行回路
１５に接続されている。さらに、参照番号９、１１およ
び１３によって示される特別レジスタのセットが備えら
れている。任意の数の専用レジスタがあってもよく、例
として、レジスタ１１は、現在実行されているコードの
ラインを識別する命令ポインタを保持する。さらに、特
殊レジスタ９は、ＣＰＵ２によって実行されているプロ
セスの状態を規定するスレッド状態ワードを保持する。
実行回路１５は、毎回１プロセスあるいは命令のシーケ
ンスを実行することができる。しかしながら、実行回路
１５は、同様にこのプロセスに割り込み、第１のプロセ
スが実行し終える前に別のプロセスを実行し始める。実
行回路１５によって現在実行されるプロセスに割り込む
ことができる多くの理由がある。１つは、より高い優先
順位の割り込み処理が直ちに実行されることである。も
う一つは、実行されている処理が現在長い待ち時間でデ
ータを待っているので、第１の処理がこのデータを待っ
ている間、その後の処理を実行し始めることは実行回路
にとってより効率的であることである。データが受け取
られた場合、第１のプロセスを実行するために再スケジ
ュールすることができる。並行処理の実行は、それ自体
は公知であり、処理ハンドラ１９によって管理される。
ＰＵ２の概略ブロック図である。ＣＰＵ２は、メモリバ
ス４を介してメモリをアドレス指定し、データバス８を
介してデータおよび命令を引き出すことができるフェッ
チ回路１７に接続されている実行回路１５を備えてい
る。汎用レジスタ７のセットは、プロセスを実行する際
に使用するためのデータおよび命令を保持する実行回路
１５に接続されている。さらに、参照番号９、１１およ
び１３によって示される特別レジスタのセットが備えら
れている。任意の数の専用レジスタがあってもよく、例
として、レジスタ１１は、現在実行されているコードの
ラインを識別する命令ポインタを保持する。さらに、特
殊レジスタ９は、ＣＰＵ２によって実行されているプロ
セスの状態を規定するスレッド状態ワードを保持する。
実行回路１５は、毎回１プロセスあるいは命令のシーケ
ンスを実行することができる。しかしながら、実行回路
１５は、同様にこのプロセスに割り込み、第１のプロセ
スが実行し終える前に別のプロセスを実行し始める。実
行回路１５によって現在実行されるプロセスに割り込む
ことができる多くの理由がある。１つは、より高い優先
順位の割り込み処理が直ちに実行されることである。も
う一つは、実行されている処理が現在長い待ち時間でデ
ータを待っているので、第１の処理がこのデータを待っ
ている間、その後の処理を実行し始めることは実行回路
にとってより効率的であることである。データが受け取
られた場合、第１のプロセスを実行するために再スケジ
ュールすることができる。並行処理の実行は、それ自体
は公知であり、処理ハンドラ１９によって管理される。
【００２９】各処理は、いわゆる制御の「スレッド」の
下で実行される。スレッドは下記の状態を有する。すな
わち、この処理において、スレッドがどこに進むかを示
している命令ポインタ、この処理が次にどこに分岐する
かを示すジャンプポインタ、直ちにアクセスできる値を
含んでいる汎用レジスタ７のセット、仮想アドレス／物
理アドレスのマッピング、仮想アドレスによりアクセス
可能なメモリの内容、および、スレッドおよび任意の他
の値によってこのような浮動小数点丸めモード、スレッ
ドがカーネル特権を有しているかどうか等をアクセスで
きる制御レジスタ。
下で実行される。スレッドは下記の状態を有する。すな
わち、この処理において、スレッドがどこに進むかを示
している命令ポインタ、この処理が次にどこに分岐する
かを示すジャンプポインタ、直ちにアクセスできる値を
含んでいる汎用レジスタ７のセット、仮想アドレス／物
理アドレスのマッピング、仮想アドレスによりアクセス
可能なメモリの内容、および、スレッドおよび任意の他
の値によってこのような浮動小数点丸めモード、スレッ
ドがカーネル特権を有しているかどうか等をアクセスで
きる制御レジスタ。
【００３０】上記の状態のいくつかは、ここではスレッ
ド状態ワードと呼ばれ、スレッド状態ワードレジスタ９
に保持されている小さい値のセットで指定される。スレ
ッド状態ワードは、特に下記についての情報を保持す
る。スレッドがカーネルモードにあるか否か、スレッド
はどの仮想アドレス空間にアクセスできるか、浮動小数
点フラグ、トラップイネーブルおよびトラップモード、
デバッグ情報、およびトラップ最適化情報。
ド状態ワードと呼ばれ、スレッド状態ワードレジスタ９
に保持されている小さい値のセットで指定される。スレ
ッド状態ワードは、特に下記についての情報を保持す
る。スレッドがカーネルモードにあるか否か、スレッド
はどの仮想アドレス空間にアクセスできるか、浮動小数
点フラグ、トラップイネーブルおよびトラップモード、
デバッグ情報、およびトラップ最適化情報。
【００３１】スレッド状態ワードのフォーマットは表Ｉ
に規定されている。
に規定されている。
【表１】
【００３２】表Ｉから分かるように、スレッド状態は、
８ビットのグループ番号を含んでいる。これは、キャッ
シュ区分を割り当てる区分表示子を発生するために下記
に記載されるように示される。
８ビットのグループ番号を含んでいる。これは、キャッ
シュ区分を割り当てる区分表示子を発生するために下記
に記載されるように示される。
【００３３】ここに記載されたシステムのアドレス変換
バッファ１０では、各ＴＬＢエントリは、仮想ページ番
号、実ページ番号および情報シーケンスに関連付けた。
情報シーケンスは公知であり、ここにこれ以上説明され
ていない方法でメモリのアドレスについてのいろいろな
情報を含んでいる。しかしながら、現在説明されている
システムによれば、情報シーケンスは、グループ番号お
よび仮想ページ番号によって決まる区分表示子を発生す
る区分コードをさらに含んでいる。これは、図４に概略
図で示されている。ここでは、ＶＰは仮想ページ番号を
示し、ＲＰは実ページ番号を示し、ＧＮがグループ番号
を示し、ＩＮＦＯが情報シーケンスを示している。記載
されている実施の形態では、ＰＩは４ビットの長さであ
る。
バッファ１０では、各ＴＬＢエントリは、仮想ページ番
号、実ページ番号および情報シーケンスに関連付けた。
情報シーケンスは公知であり、ここにこれ以上説明され
ていない方法でメモリのアドレスについてのいろいろな
情報を含んでいる。しかしながら、現在説明されている
システムによれば、情報シーケンスは、グループ番号お
よび仮想ページ番号によって決まる区分表示子を発生す
る区分コードをさらに含んでいる。これは、図４に概略
図で示されている。ここでは、ＶＰは仮想ページ番号を
示し、ＲＰは実ページ番号を示し、ＧＮがグループ番号
を示し、ＩＮＦＯが情報シーケンスを示している。記載
されている実施の形態では、ＰＩは４ビットの長さであ
る。
【００３４】したがって、情報シーケンスＩＮＦＯのビ
ット０〜３は区分表示子を構成する。区分表示子は、デ
ータ項目がキャッシュメモリ２２に最初にロードされる
ときにデータ項目を入れることができる区分に関する情
報を示している。図２に示されたキャッシュ構造に関し
て、各区分はキャッシュの１バンクを構成することがで
きる。区分表示子において、各ビットはバンクの中の１
つを参照する。区分表示子のビットｊの１の値は、この
ページのデータを区分ｊに入れることができないことを
意味する。ビットｊの０の値は、このページのデータを
区分ｊに入れることができることを意味する。データ
は、区分表示子の２ビット以上に０を有することによっ
て２つ以上の区分に入れることができる。全て０である
区分表示子によって、データはキャッシュの任意の区分
に入れることができる。全て１である区分表示子によっ
て、任意のデータ項目は、キャッシュメモリにロードす
ることができない。これは、例えば、キャッシュの内容
を“凍結”するために、例えば診断目的のために使用す
ることができる。
ット０〜３は区分表示子を構成する。区分表示子は、デ
ータ項目がキャッシュメモリ２２に最初にロードされる
ときにデータ項目を入れることができる区分に関する情
報を示している。図２に示されたキャッシュ構造に関し
て、各区分はキャッシュの１バンクを構成することがで
きる。区分表示子において、各ビットはバンクの中の１
つを参照する。区分表示子のビットｊの１の値は、この
ページのデータを区分ｊに入れることができないことを
意味する。ビットｊの０の値は、このページのデータを
区分ｊに入れることができることを意味する。データ
は、区分表示子の２ビット以上に０を有することによっ
て２つ以上の区分に入れることができる。全て０である
区分表示子によって、データはキャッシュの任意の区分
に入れることができる。全て１である区分表示子によっ
て、任意のデータ項目は、キャッシュメモリにロードす
ることができない。これは、例えば、キャッシュの内容
を“凍結”するために、例えば診断目的のために使用す
ることができる。
【００３５】図４に示された例では、区分表示子は、主
メモリにこの実ページ番号を有するデータ項目の置換が
バンクＢ１あるいはＢ３を使用することができず、バン
クＢ２あるいはＢ４が使用可能であることを示してい
る。
メモリにこの実ページ番号を有するデータ項目の置換が
バンクＢ１あるいはＢ３を使用することができず、バン
クＢ２あるいはＢ４が使用可能であることを示してい
る。
【００３６】２つ以上のバンクをページに割り当てるこ
とは事実上可能である。この場合、ラインインページア
ドレスがキャッシュに対して行アドレスよりも多くのビ
ットを有するならば、区分はｋウェイ・セット・アソシ
アティブ・キャッシュとして動作する。ここで、ｋ個の
区分は１ページに割り当てられる。したがって、記載さ
れた例では、図４の処理はバンクＢ２およびＢ４を使用
することができる。しかしながら、この処理はバンクＢ
１およびＢ３を使用することができない。
とは事実上可能である。この場合、ラインインページア
ドレスがキャッシュに対して行アドレスよりも多くのビ
ットを有するならば、区分はｋウェイ・セット・アソシ
アティブ・キャッシュとして動作する。ここで、ｋ個の
区分は１ページに割り当てられる。したがって、記載さ
れた例では、図４の処理はバンクＢ２およびＢ４を使用
することができる。しかしながら、この処理はバンクＢ
１およびＢ３を使用することができない。
【００３７】区分情報は、キャッシュルックアップで使
用されないで、キャッシュ置換あるいは取り替えにだけ
使用される。このように、キャッシュアクセスは、キャ
ッシュメモリのどこにも保持されるデータ項目を探索で
きるのに対して、置換は、このページアドレスのために
許可された区分にデータを置換するだけである。
用されないで、キャッシュ置換あるいは取り替えにだけ
使用される。このように、キャッシュアクセスは、キャ
ッシュメモリのどこにも保持されるデータ項目を探索で
きるのに対して、置換は、このページアドレスのために
許可された区分にデータを置換するだけである。
【００３８】図５は、取り替えエンジン３０の内容をよ
り詳細に示している。取り替えバス３２は、３つの別個
のバス、データバス３２ａ、アドレスバス３２ｂおよび
置換情報を伝達するバス３２ｃとして図４に示されてい
る。データバスおよびアドレスバス３２ａおよび３２ｃ
は、メモリバス５４を介して主メモリをアクセスするメ
モリアクセス回路５０に供給される。置換情報は、実ア
ドレス３４、バス３６上の区分表示子ＰＩおよびミス信
号３８も受け取る決定回路５２に供給される。決定回路
５２は、主メモリにアクセスされたデータが置かれるべ
きキャッシュの適切な区分を決定する。
り詳細に示している。取り替えバス３２は、３つの別個
のバス、データバス３２ａ、アドレスバス３２ｂおよび
置換情報を伝達するバス３２ｃとして図４に示されてい
る。データバスおよびアドレスバス３２ａおよび３２ｃ
は、メモリバス５４を介して主メモリをアクセスするメ
モリアクセス回路５０に供給される。置換情報は、実ア
ドレス３４、バス３６上の区分表示子ＰＩおよびミス信
号３８も受け取る決定回路５２に供給される。決定回路
５２は、主メモリにアクセスされたデータが置かれるべ
きキャッシュの適切な区分を決定する。
【００３９】ここに記載されたキャッシュ分割機構は特
に多重タスクＣＰＵに有用である。多重タスクプロセッ
サは、２つ以上の処理を「同時に」実行することができ
る。実際には、プロセッサは処理の一部を実行し、この
処理が何かの理由で、多分続けるためのデータあるいは
スティミュラスの要求で停止されると、プロセッサは直
ちに他の処理を実行し始める。したがって、プロセッサ
は、個別処理を続けるためのデータあるいはスティミュ
ラスを待って中止することができるときさえ常に作動し
ている。図６は、このような状態を概略図で示してい
る。図６の左側には、プロセッサが異なるＰ１，Ｐ２，
Ｐ３，Ｐ４を実行することを引き受けることができるシ
ーケンスが示されている。これらの処理が、そのデータ
がメモリに保持されることを予想できる場合の図が、図
５の右側に示されている。したがって、処理Ｐ１のため
のデータはページ０に保持されている。処理Ｐ２のため
のデータはページ１およびページ２に保持されている。
処理Ｐ３およびＰ４のためのデータはページ３を共有す
る。この例では、プロセッサは、第１の処理のシーケン
スＰ１、第１の処理のシーケンスＰ２、第２の処理のシ
ーケンスＰ１、第２の処理のシーケンスＰ２を実行し、
それから第１の処理のシーケンスＰ３を実行する。第２
の処理のシーケンスＰ１が実行された場合、処理Ｐ１は
プロセッサによって完全に実行された。従来のキャッシ
ュシステムでは、一旦プロセッサが第１の処理のシーケ
ンスＰ２を実行し始め、このようにページ１からのアク
セスを要求すると、これらのラインのデータ項目および
命令は０ページからの予め記憶された記憶項目および命
令をキャッシュで置換することは容易に明らかである。
しかしながら、、第２の処理のシーケンスＰ１が実行さ
れると、これらはまもなく再び要求することができる。
に多重タスクＣＰＵに有用である。多重タスクプロセッ
サは、２つ以上の処理を「同時に」実行することができ
る。実際には、プロセッサは処理の一部を実行し、この
処理が何かの理由で、多分続けるためのデータあるいは
スティミュラスの要求で停止されると、プロセッサは直
ちに他の処理を実行し始める。したがって、プロセッサ
は、個別処理を続けるためのデータあるいはスティミュ
ラスを待って中止することができるときさえ常に作動し
ている。図６は、このような状態を概略図で示してい
る。図６の左側には、プロセッサが異なるＰ１，Ｐ２，
Ｐ３，Ｐ４を実行することを引き受けることができるシ
ーケンスが示されている。これらの処理が、そのデータ
がメモリに保持されることを予想できる場合の図が、図
５の右側に示されている。したがって、処理Ｐ１のため
のデータはページ０に保持されている。処理Ｐ２のため
のデータはページ１およびページ２に保持されている。
処理Ｐ３およびＰ４のためのデータはページ３を共有す
る。この例では、プロセッサは、第１の処理のシーケン
スＰ１、第１の処理のシーケンスＰ２、第２の処理のシ
ーケンスＰ１、第２の処理のシーケンスＰ２を実行し、
それから第１の処理のシーケンスＰ３を実行する。第２
の処理のシーケンスＰ１が実行された場合、処理Ｐ１は
プロセッサによって完全に実行された。従来のキャッシ
ュシステムでは、一旦プロセッサが第１の処理のシーケ
ンスＰ２を実行し始め、このようにページ１からのアク
セスを要求すると、これらのラインのデータ項目および
命令は０ページからの予め記憶された記憶項目および命
令をキャッシュで置換することは容易に明らかである。
しかしながら、、第２の処理のシーケンスＰ１が実行さ
れると、これらはまもなく再び要求することができる。
【００４０】ここに記載されているキャッシュ分割機構
は、これから生じる得るタイミング遅れおよび不正確さ
を避ける。図７は、プロセッサが処理Ｐ１を実行してい
る間のキャッシュの分割およびプロセッサが実行Ｐ３等
にスイッチする場合の分割の変化を示している。図６
は、各々の場合に対するＴＬＢキャッシュ区分表示子も
示している。したがって、図５は、プロセッサが処理Ｐ
１およびＰ２を実行している間の分割されたキャッシュ
を左側に示している。処理Ｐ１はキャッシュのバンクＢ
１およびＢ２を使用することができるが、バンクＢ３お
よびＢ４を使用することはできない。反対に、処理Ｐ２
はバンクＢ３およびＢ４を使用することができるが、バ
ンクＢ１およびＢ２を使用することはできない。これは
ＴＬＢエントリで分かる。すなわち、処理Ｐ１は、バン
クＢ１およびＢ２をアクセスすることができるが、バン
クＢ３およびＢ４にアクセスできないキャッシュ区分表
示子を有する。処理Ｐ２は、バンクＢ３およびＢ４にア
クセスすることができるが、バンクＢ１おＢ２にアクセ
スできないキャッシュ区分表示子を有する。処理Ｐ３
は、キャッシュにアクセスすることを防止するキャッシ
ュ区分表示子を有する。したがって、処理Ｐ３からのデ
ータ項目をキャッシュにロードしようとするプロセッサ
によるいかなる試みも禁止される。しかしながら、前述
の処理シーケンスに関して、理解できるように、プロセ
ッサは、処理Ｐ１を実行し終えるまで、処理Ｐ３のいか
なる部分も実行するつもりはないために、これは不利な
ことではない。プロセッサが何らかの理由でＰ３を実行
しなければならないならば、唯一の不利な面は、プロセ
ッサがダイレクトメモリからそのアクセスを行わなけれ
ばならなく、キャッシュを使用できないことである。
は、これから生じる得るタイミング遅れおよび不正確さ
を避ける。図７は、プロセッサが処理Ｐ１を実行してい
る間のキャッシュの分割およびプロセッサが実行Ｐ３等
にスイッチする場合の分割の変化を示している。図６
は、各々の場合に対するＴＬＢキャッシュ区分表示子も
示している。したがって、図５は、プロセッサが処理Ｐ
１およびＰ２を実行している間の分割されたキャッシュ
を左側に示している。処理Ｐ１はキャッシュのバンクＢ
１およびＢ２を使用することができるが、バンクＢ３お
よびＢ４を使用することはできない。反対に、処理Ｐ２
はバンクＢ３およびＢ４を使用することができるが、バ
ンクＢ１およびＢ２を使用することはできない。これは
ＴＬＢエントリで分かる。すなわち、処理Ｐ１は、バン
クＢ１およびＢ２をアクセスすることができるが、バン
クＢ３およびＢ４にアクセスできないキャッシュ区分表
示子を有する。処理Ｐ２は、バンクＢ３およびＢ４にア
クセスすることができるが、バンクＢ１おＢ２にアクセ
スできないキャッシュ区分表示子を有する。処理Ｐ３
は、キャッシュにアクセスすることを防止するキャッシ
ュ区分表示子を有する。したがって、処理Ｐ３からのデ
ータ項目をキャッシュにロードしようとするプロセッサ
によるいかなる試みも禁止される。しかしながら、前述
の処理シーケンスに関して、理解できるように、プロセ
ッサは、処理Ｐ１を実行し終えるまで、処理Ｐ３のいか
なる部分も実行するつもりはないために、これは不利な
ことではない。プロセッサが何らかの理由でＰ３を実行
しなければならないならば、唯一の不利な面は、プロセ
ッサがダイレクトメモリからそのアクセスを行わなけれ
ばならなく、キャッシュを使用できないことである。
【００４１】処理Ｐ１が実行し終えた場合、プロセッサ
は、キャッシュ区分表示子を変えることができるように
カーネルモードを要求することができる。これが行われ
る方法は、分割機構が実行される方法で決まる。前述の
例の場合、区分コードは任意の他のＴＬＢエントリと同
様にＴＬＢにセットすることができる。このように、区
分コードはＣＰＵ２で実行するカーネルモードソフトウ
ェアによって通常セットされる。しかしながら、ユーザ
は、キャッシュ区分が変えられるべきであることを要求
することによって区分を変えることができる。この場
合、ＣＰＵ２は、要求を実行するためにカーネルモード
に変え、それに応じてＴＬＢエントリを変え、それから
ユーザモードに戻し、ユーザは継続することができる。
したがって、ユーザは、キャッシュの分割動作を変える
ことができるので、これまで可能であったよりも非常に
大きな柔軟性をもたらす。この変化は図６の右側に示さ
れている。したがって、次にキャッシュ区分表示子は、
処理Ｐ１がキャッシュをともかく使用することを防止す
るが、キャッシュ区分表示子がキャッシュのこれらのバ
ンクにアクセスできるように処理Ｐ３およびＰ４のため
のキャッシュ区分表示子を変えることによってバンクＢ
１およびＢ２を処理Ｐ３およびＰ４に割り当てる。この
ように、プロセッサが処理Ｐ３を実行することを予想し
ている場合、プロセッサは今やキャッシュ機構を有す
る。
は、キャッシュ区分表示子を変えることができるように
カーネルモードを要求することができる。これが行われ
る方法は、分割機構が実行される方法で決まる。前述の
例の場合、区分コードは任意の他のＴＬＢエントリと同
様にＴＬＢにセットすることができる。このように、区
分コードはＣＰＵ２で実行するカーネルモードソフトウ
ェアによって通常セットされる。しかしながら、ユーザ
は、キャッシュ区分が変えられるべきであることを要求
することによって区分を変えることができる。この場
合、ＣＰＵ２は、要求を実行するためにカーネルモード
に変え、それに応じてＴＬＢエントリを変え、それから
ユーザモードに戻し、ユーザは継続することができる。
したがって、ユーザは、キャッシュの分割動作を変える
ことができるので、これまで可能であったよりも非常に
大きな柔軟性をもたらす。この変化は図６の右側に示さ
れている。したがって、次にキャッシュ区分表示子は、
処理Ｐ１がキャッシュをともかく使用することを防止す
るが、キャッシュ区分表示子がキャッシュのこれらのバ
ンクにアクセスできるように処理Ｐ３およびＰ４のため
のキャッシュ区分表示子を変えることによってバンクＢ
１およびＢ２を処理Ｐ３およびＰ４に割り当てる。この
ように、プロセッサが処理Ｐ３を実行することを予想し
ている場合、プロセッサは今やキャッシュ機構を有す
る。
【００４２】したがって、並行処理がデータキャッシュ
から他の各データを追い出すことを防止するシステムが
前述された。すなわち、この処理はデータキャッシュ区
分をばらばらにするようにマッピングされる。これは、
それの独自の専用データキャッシュに各処理を有効的に
もたらす。これは両方の処理に使用可能なデータキャッ
シュ空間量を減少させるが、それによってその動作は正
確に予測するのが非常に容易になる。ここに記載されて
いるシステムの結果は図９に示されている。
から他の各データを追い出すことを防止するシステムが
前述された。すなわち、この処理はデータキャッシュ区
分をばらばらにするようにマッピングされる。これは、
それの独自の専用データキャッシュに各処理を有効的に
もたらす。これは両方の処理に使用可能なデータキャッ
シュ空間量を減少させるが、それによってその動作は正
確に予測するのが非常に容易になる。ここに記載されて
いるシステムの結果は図９に示されている。
【００４３】ここに記載されているシステムが特に有用
である他の領域は性能に重要なルーチンの実行にある。
その性能がシステムの全性能に絶対的に重要である若干
のルーチンがある。これの適切な例は、呼び出される場
合、保証された（通常短い）時間の長さに効果を生じな
ければならない割り込みサービスルーチンであってもよ
い。これらの場合、キャッシュ区分は、これらの重要な
ルーチンに必要なデータおよびコードのためのデータキ
ャッシュおよび命令キャッシュの両方に取っておかれ
る。したがって、命令キャッシュおよびデータキャッシ
ュの残りは残りの処理の中で分配することができる。図
１０は、可能な配置を示している。図１０では、データ
キャッシュの１つの２キロバイトおよび命令キャッシュ
の１つの４キロバイトを動作に重要な割り込みサービス
ルーチンのために取っておく例が示されている。
である他の領域は性能に重要なルーチンの実行にある。
その性能がシステムの全性能に絶対的に重要である若干
のルーチンがある。これの適切な例は、呼び出される場
合、保証された（通常短い）時間の長さに効果を生じな
ければならない割り込みサービスルーチンであってもよ
い。これらの場合、キャッシュ区分は、これらの重要な
ルーチンに必要なデータおよびコードのためのデータキ
ャッシュおよび命令キャッシュの両方に取っておかれ
る。したがって、命令キャッシュおよびデータキャッシ
ュの残りは残りの処理の中で分配することができる。図
１０は、可能な配置を示している。図１０では、データ
キャッシュの１つの２キロバイトおよび命令キャッシュ
の１つの４キロバイトを動作に重要な割り込みサービス
ルーチンのために取っておく例が示されている。
【００４４】本発明が上記に詳述された実施の形態に限
定されないことは明らかである。いくつかの特定の可能
な変更は後述されるが、これは本発明の範囲内で可能で
ある包括的な変更のリストではない。
定されないことは明らかである。いくつかの特定の可能
な変更は後述されるが、これは本発明の範囲内で可能で
ある包括的な変更のリストではない。
【００４５】上記の実施の形態では、アドレスバス４上
のＣＰＵによって発されるアドレスは、仮想ページ番号
４ｂおよびラインインページ４ａに分割される。しかし
ながら、本発明は、全仮想アドレスがＣＰＵからキャッ
シュのためのルックアップ回路に送られている場合に使
用することもできる。反対に、本発明は、ＣＰＵが実ア
ドレスを直接にルックアップ回路に発する場合にも適用
可能である。重要なことは、キャッシュ区分表示子が実
行されている特定の処理と関連して提供されていること
である。
のＣＰＵによって発されるアドレスは、仮想ページ番号
４ｂおよびラインインページ４ａに分割される。しかし
ながら、本発明は、全仮想アドレスがＣＰＵからキャッ
シュのためのルックアップ回路に送られている場合に使
用することもできる。反対に、本発明は、ＣＰＵが実ア
ドレスを直接にルックアップ回路に発する場合にも適用
可能である。重要なことは、キャッシュ区分表示子が実
行されている特定の処理と関連して提供されていること
である。
【００４６】上記の実施の形態では、単一のキャッシュ
アクセス回路２０は、ルックアップおよび取り替えの両
方に関してキャッシュをアクセスするように示されてい
る。しかしながら、キャッシュに取り替えのための付加
アクセスポートを装備することも可能なので、ルックア
ップおよび取り替えはキャッシュメモリ２２のための異
なるアクセスポートによって行われる。
アクセス回路２０は、ルックアップおよび取り替えの両
方に関してキャッシュをアクセスするように示されてい
る。しかしながら、キャッシュに取り替えのための付加
アクセスポートを装備することも可能なので、ルックア
ップおよび取り替えはキャッシュメモリ２２のための異
なるアクセスポートによって行われる。
【００４７】上述の実施の形態では、取り替えエンジン
３０およびキャッシュアクセス回路２０は個別ブロック
で示されている。しかしながら、その機能を組み合わせ
てルックアップおよび取り替えの両方を実行する単一の
キャッシュアクセス回路にすることも可能である。
３０およびキャッシュアクセス回路２０は個別ブロック
で示されている。しかしながら、その機能を組み合わせ
てルックアップおよび取り替えの両方を実行する単一の
キャッシュアクセス回路にすることも可能である。
【００４８】下記は、特定の処理と関連して区分表示子
を発生するのに可能な代替例を示すものである。
を発生するのに可能な代替例を示すものである。
【００４９】１つの代替例では、区分表示子は、スレッ
ド状態ワードＴＳＷに直接入れられる。記載されたスレ
ッド状態ワードの場合、これは、ＴＳＷの現在予備の５
６〜５９を新しいフィールドＴＳＷ．ＰＩに割り当てる
ことによって行うことができる。それから、ＴＳＷ．Ｐ
Ｉの値は、ＣＰＵから直接取り替えエンジン３０に送ら
れる。これは、ＴＬＢ１０からよりもむしろＣＰＵ２か
ら直接区分表示子を取り替えエンジン３０に接続するた
めに図１に示されたアーキテクチャの修正を必要とす
る。これを実施するために、新しいスレッド状態ワード
ＴＳＷは実行される次のスレッドのためにロードされる
場合、区分表示子ＰＩが変えられる。これは、スレッド
状態ワードのパラメータをセットする特定の設定命令で
行うことができる。
ド状態ワードＴＳＷに直接入れられる。記載されたスレ
ッド状態ワードの場合、これは、ＴＳＷの現在予備の５
６〜５９を新しいフィールドＴＳＷ．ＰＩに割り当てる
ことによって行うことができる。それから、ＴＳＷ．Ｐ
Ｉの値は、ＣＰＵから直接取り替えエンジン３０に送ら
れる。これは、ＴＬＢ１０からよりもむしろＣＰＵ２か
ら直接区分表示子を取り替えエンジン３０に接続するた
めに図１に示されたアーキテクチャの修正を必要とす
る。これを実施するために、新しいスレッド状態ワード
ＴＳＷは実行される次のスレッドのためにロードされる
場合、区分表示子ＰＩが変えられる。これは、スレッド
状態ワードのパラメータをセットする特定の設定命令で
行うことができる。
【００５０】他の実施の形態では、仮想アドレスを使用
しないでグループ番号を区分表示子ＰＩにマッピングす
るアドレス変換バッファ１０にテーブルを備えることが
できる。これは、区分表示子をもたらすグループ番号に
よって索引付けられたテーブルあるいは一致グループの
ための区分表示子をもたらすグループ番号／区分表示子
対を有するテーブルを備えることによって行うことがで
きる。この場合、図１のアーキテクチャは変わらない
が、異なるテーブルはアドレス変換バッファ１０で必要
である。これを実施する場合、区分表示子は、２つのオ
ペランド、すなわち変えられる制御レジスタ番号および
その新しい値を有する“ｐｕｔ”命令を使用して変える
ことができる。全ての制御レジスタは、この命令を使用
してこのレジスタにアクセスするために使用することが
できる番号を割り当てられるので、グループ番号／区分
表示子テーブルの各エントリは独自の制御レジスタ番号
を有する。
しないでグループ番号を区分表示子ＰＩにマッピングす
るアドレス変換バッファ１０にテーブルを備えることが
できる。これは、区分表示子をもたらすグループ番号に
よって索引付けられたテーブルあるいは一致グループの
ための区分表示子をもたらすグループ番号／区分表示子
対を有するテーブルを備えることによって行うことがで
きる。この場合、図１のアーキテクチャは変わらない
が、異なるテーブルはアドレス変換バッファ１０で必要
である。これを実施する場合、区分表示子は、２つのオ
ペランド、すなわち変えられる制御レジスタ番号および
その新しい値を有する“ｐｕｔ”命令を使用して変える
ことができる。全ての制御レジスタは、この命令を使用
してこのレジスタにアクセスするために使用することが
できる番号を割り当てられるので、グループ番号／区分
表示子テーブルの各エントリは独自の制御レジスタ番号
を有する。
【００５１】
【発明の効果】本発明によれば、複数の並行処理を実行
するプロセッサに対してより大きな予測可能性のあるキ
ャシング動作をもたらすキャッシュシステムを提供する
ことができる。
するプロセッサに対してより大きな予測可能性のあるキ
ャシング動作をもたらすキャッシュシステムを提供する
ことができる。
本発明をより完全に理解し、同様に本発明を実行できる
方法を示すために、いま例として添付図面が参照され
る。
方法を示すために、いま例として添付図面が参照され
る。
【図１】キャッシュシステムを組み込むコンピュータの
ブロック図である。
ブロック図である。
【図２】４ウェイ・セット・アソシアティブ・キャッシ
ュを示す略図である。
ュを示す略図である。
【図３】図１のＣＰＵのブロック図である。
【図４】アドレス変換バッファのエントリの一例であ
る。
る。
【図５】取り替えエンジンのブロック図である。
【図６】多重タスクプロセッサの動作を示す図である。
【図７】図６のシステムのためのキャシング動作の変更
を示す図である。
を示す図である。
【図８】未分割キャッシュを示す図である。
【図９】本発明の有用なアプリケーションを示す図であ
る。
る。
【図１０】本発明の有用なアプリケーションを示す図で
ある。
ある。
２ ＣＰＵ ６ 主メモリ ７ レジスタバンク １０ アドレス変換バッファ（ＴＬＢ） １２ ルックアップ回路 １５ 実行回路 １７ フェッチ回路 １９ 処理ハンドラ ２０ キャッシュアクセス回路 ２２ キャッシュメモリ ３０ 取り替えエンジン ５０ メモリアクセス回路 ５２ 決定回路
Claims (10)
- 【請求項１】それぞれ命令のシーケンスを含む複数の処
理を実行可能であるコンピュータのプロセッサと主メモ
リとの間に配置されたキャッシュメモリを作動する方法
において、 前記キャッシュメモリを、それぞれキャッシュメモリに
項目を保持するためのアドレス指定可能な複数の記憶位
置を有する複数のキャッシュ区分に分割するステップ
と、 前記キャッシュ区分のどれが当該処理の実行で使用する
ための項目を保持するために使用されるべきであるかを
識別する区分表示子を各処理に割り当てるステップと、 前記プロセッサが現在の処理の実行中に主メモリからの
項目を要求し、かつこの項目が前記キャッシュメモリに
保持されていない場合に、その項目を主メモリからフェ
ッチし、かつ識別されたキャッシュ区分のアドレス指定
可能な複数の記憶位置の中の１つにロードするステップ
とを含むことを特徴とする、キャッシュメモリを作動す
る方法。 - 【請求項２】現在実行されている現在処理のための前記
区分表示子をメモリに保持するステップを有することを
特徴とする請求項１に記載の方法。 - 【請求項３】新しい処理が前記プロセッサによって実行
されるべきある場合、この新しい処理に割り当てられた
新しい区分表示子が前記メモリにロードされることを特
徴とする請求項２に記載の方法。 - 【請求項４】前記現在処理のための区分表示子を保持す
るメモリが前記処理についての状態情報をも保持する処
理状態メモリであることを特徴とする請求項２または３
に記載の方法。 - 【請求項５】前記区分表示子が前記処理のためのグルー
プ識別子に含まれ、前記グループ識別子が前記処理のた
めのアドレス空間を識別することを特徴とする請求項
１、２または３に記載の方法。 - 【請求項６】前記プロセッサが仮想ページ番号およびラ
インインページ番号を含むアドレスを発し、かつアドレ
ス変換バッファが前記仮想ページ番号を、主メモリをア
クセスする実ページ番号に変換するために備えられ、前
記アドレス変換バッファが、前記グループ識別子をも受
け取り、それから前記現在処理のための区分表示子を得
ることを特徴とする請求項５に記載の方法。 - 【請求項７】各キャッシュ区分のアドレス指定可能な記
憶位置数が変更可能であることを特徴とする請求項１な
いし６のいずれかに記載の方法。 - 【請求項８】それぞれが一連の命令を含み、現在実行さ
れている現在処理のための区分表示子を保持する処理状
態メモリを含んでいる複数の処理を実行するためのプロ
セッサと、 主メモリと、 それぞれ処理の実行中のプロセッサによって使用するた
めに前記主メモリからフェッチされる項目を保持するア
ドレス指定可能な複数の記憶位置を含む一連のキャッシ
ュ区分を有するキャッシュメモリと、 前記主メモリから項目をフェッチし、この項目を前記ア
ドレス指定可能な記憶位置のキャッシュメモリにロード
するように構成され、現在処理と関連して処理状態メモ
リに保持された区分表示子に応じ前記項目をロードする
前記アドレス指定可能な記憶位置の中の１つを選択する
キャッシュ取り替え機構とを備えたことを特徴とするコ
ンピュータシステム。 - 【請求項９】前記区分表示子が前記処理のためのアドレ
ス空間を識別する各処理のためのグループ識別子に含ま
れていることを特徴とする請求項８に記載のコンピュー
タシステム。 - 【請求項１０】前記プロセッサが、仮想ページ番号およ
びラインインページ番号を含むアドレスを発し、かつ前
記システムが前記仮想ページ番号を、主メモリをアクセ
スする実ページ番号に変換するアドレス変換バッファを
備え、前記アドレス変換バッファが、前記グループ識別
子をも受け取り、それから前記現処理のための区分表示
子を得るように作動できることを特徴とする請求項９に
記載のコンピュータシステム。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GBGB9701960.8A GB9701960D0 (en) | 1997-01-30 | 1997-01-30 | A cache system |
| GBGB9725437.9A GB9725437D0 (en) | 1997-12-01 | 1997-12-01 | A Cache system for concurrent proceses |
| GB9725437.9 | 1997-12-01 | ||
| GB9701960.8 | 1997-12-01 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10232834A true JPH10232834A (ja) | 1998-09-02 |
Family
ID=26310901
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10019729A Pending JPH10232839A (ja) | 1997-01-30 | 1998-01-30 | キャッシュシステムおよびキャッシュメモリの作動方法 |
| JP10019476A Pending JPH10232834A (ja) | 1997-01-30 | 1998-01-30 | キャッシュメモリを作動する方法およびコンピュータシステム |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10019729A Pending JPH10232839A (ja) | 1997-01-30 | 1998-01-30 | キャッシュシステムおよびキャッシュメモリの作動方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (3) | US6453385B1 (ja) |
| EP (2) | EP0856798B1 (ja) |
| JP (2) | JPH10232839A (ja) |
| DE (2) | DE69826539D1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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