JPH04353949A - キャッシュメモリ制御方式 - Google Patents
キャッシュメモリ制御方式Info
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- JPH04353949A JPH04353949A JP3128072A JP12807291A JPH04353949A JP H04353949 A JPH04353949 A JP H04353949A JP 3128072 A JP3128072 A JP 3128072A JP 12807291 A JP12807291 A JP 12807291A JP H04353949 A JPH04353949 A JP H04353949A
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- array
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- 238000013500 data storage Methods 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 10
- 230000001629 suppression Effects 0.000 claims description 10
- 230000010365 information processing Effects 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 7
- 101100538885 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) TUP1 gene Proteins 0.000 description 2
- 101150021942 FAR11 gene Proteins 0.000 description 1
- 101150080148 RR10 gene Proteins 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はキャッシュメモリ制御方
式に関し、特にキャッシュメモリのパイプライン処理に
関する。
式に関し、特にキャッシュメモリのパイプライン処理に
関する。
【０００２】
【従来の技術】従来のキャッシュメモリを有する情報処
理装置は、主記憶装置の一部のコピーをキャッシュメモ
リに記憶するため、同一の主記憶装置を使用する他の処
理装置から主記憶装置への書込みに対しキャッシュメモ
リにこの書込みを反映するため、この書込みアドレスを
受取りこの書込みがあったキャッシュブロックを無効化
する必要がある。この無効化するブロックがキャッシュ
メモリに存在するかどうかを調べるため、受取った書込
みアドレスでアドレスアレイを索引するとすれば、アド
レスアレイは本来のリードコマンドによるアドレス索引
と競合することになる。
理装置は、主記憶装置の一部のコピーをキャッシュメモ
リに記憶するため、同一の主記憶装置を使用する他の処
理装置から主記憶装置への書込みに対しキャッシュメモ
リにこの書込みを反映するため、この書込みアドレスを
受取りこの書込みがあったキャッシュブロックを無効化
する必要がある。この無効化するブロックがキャッシュ
メモリに存在するかどうかを調べるため、受取った書込
みアドレスでアドレスアレイを索引するとすれば、アド
レスアレイは本来のリードコマンドによるアドレス索引
と競合することになる。
【０００３】従来のキャッシュメモリ制御方式は、無効
化する必要のあるブロックが存在するかどうかを調べる
ためにアドレスアレイのコピーを持ち、このコピーに対
し書込みアドレスを比較し、一致した書込みアドレスの
みアドレスアレイに対し無効化要求を出すキャッシュ一
致処理ユニットを有し、アドレスアレイに対する前述の
競合を少なくする方法を採用している。しかしながら、
この場合でも無効化要求を受けたアドレスアレイは、自
アドレスアレイに登録されたアドレスを無効にする必要
がある。
化する必要のあるブロックが存在するかどうかを調べる
ためにアドレスアレイのコピーを持ち、このコピーに対
し書込みアドレスを比較し、一致した書込みアドレスの
みアドレスアレイに対し無効化要求を出すキャッシュ一
致処理ユニットを有し、アドレスアレイに対する前述の
競合を少なくする方法を採用している。しかしながら、
この場合でも無効化要求を受けたアドレスアレイは、自
アドレスアレイに登録されたアドレスを無効にする必要
がある。
【０００４】
【発明が解決しようとする課題】上述した従来のキャッ
シュメモリ制御方式は、キャッシュ一致処理ユニットを
有しても、キャッシュメモリに無効化すべきキャッシュ
ブロックが存在すれば、アドレスアレイに対し無効化要
求が発生し、リードコマンド処理と競合しその結果リー
ドコマンド処理が遅れるという問題点がある。
シュメモリ制御方式は、キャッシュ一致処理ユニットを
有しても、キャッシュメモリに無効化すべきキャッシュ
ブロックが存在すれば、アドレスアレイに対し無効化要
求が発生し、リードコマンド処理と競合しその結果リー
ドコマンド処理が遅れるという問題点がある。
【０００５】本発明の目的は、リードコマンド処理にア
ドレスアレイを使用できる場合を検出し、無効化要求と
リードコマンド処理との競合を無くし、リードコマンド
処理を高速化できるキャッシュメモリ制御方式を提供す
ることにある。
ドレスアレイを使用できる場合を検出し、無効化要求と
リードコマンド処理との競合を無くし、リードコマンド
処理を高速化できるキャッシュメモリ制御方式を提供す
ることにある。
【０００６】
【課題を解決するための手段】本発明のキャッシュメモ
リ制御方式は、アドレス変換を高速に行うため仮想アド
レスおよび変換後の実アドレスの対を記憶するアドレス
変換用バッファと、メモリアクセスを高速に行うためア
ドレスを記憶するアドレスアレイおよびデータを記憶す
るデータアレイで構成し主記憶装置の一部のコピーを記
憶するキャッシュメモリとを有する情報処理装置におい
て、前記仮想アドレスによりメモリアクセスを行う第１
のリードコマンドの処理に続く第２のリードコマンドの
処理に対し前記第１のリードコマンドの仮想アドレスを
記憶するアドレス保持手段と、このアドレス保持手段の
記憶する仮想アドレスと前記第２のリードコマンドの仮
想アドレスとを比較するアドレス比較手段と、前記第１
のリードコマンドによる前記データアレイからの読出し
データを記憶するデータ記憶手段と、前記アドレス比較
手段の比較結果から前記第２のリードコマンドの要求デ
ータが前記データ記憶手段に記憶されているデータに存
在すると判断される場合には前記第２のリードコマンド
のアドレスアレイ索引を行わないことを指示する索引抑
止指示手段とを有する構成である。
リ制御方式は、アドレス変換を高速に行うため仮想アド
レスおよび変換後の実アドレスの対を記憶するアドレス
変換用バッファと、メモリアクセスを高速に行うためア
ドレスを記憶するアドレスアレイおよびデータを記憶す
るデータアレイで構成し主記憶装置の一部のコピーを記
憶するキャッシュメモリとを有する情報処理装置におい
て、前記仮想アドレスによりメモリアクセスを行う第１
のリードコマンドの処理に続く第２のリードコマンドの
処理に対し前記第１のリードコマンドの仮想アドレスを
記憶するアドレス保持手段と、このアドレス保持手段の
記憶する仮想アドレスと前記第２のリードコマンドの仮
想アドレスとを比較するアドレス比較手段と、前記第１
のリードコマンドによる前記データアレイからの読出し
データを記憶するデータ記憶手段と、前記アドレス比較
手段の比較結果から前記第２のリードコマンドの要求デ
ータが前記データ記憶手段に記憶されているデータに存
在すると判断される場合には前記第２のリードコマンド
のアドレスアレイ索引を行わないことを指示する索引抑
止指示手段とを有する構成である。
【０００７】本発明のキャッシュメモリ制御方式は、ア
ドレス変換を高速に行うため仮想アドレスおよび変換後
の実アドレスの対を記憶するアドレス変換用バッファと
、メモリアクセスを高速に行うためアドレスを記憶する
アドレスアレイおよびデータを記憶するデータアレイで
構成し主記憶装置の一部のコピーを記憶するキャッシュ
メモリとを有する情報処理装置において、前記仮想アド
レスによりメモリアクセスを行う第１のリードコマンド
の処理に続く第２のリードコマンドの処理に対し前記第
１のリードコマンドの仮想アドレスを記憶するアドレス
保持手段と、このアドレス保持手段の記憶する仮想アド
レスと前記第２のリードコマンドの仮想アドレスとを比
較するアドレス比較手段と、前記第１のリードコマンド
によるアドレスアレイ索引の結果であるキャッシュメモ
リのヒットレベルを記憶するレベル記憶手段と、前記ア
ドレス比較手段の比較結果から前記第２のリードコマン
ドの要求データが前記第１のリードコマンドと同一キャ
ッシュメモリブロックに存在すると判断される場合には
前記第２のリードコマンドのアドレスアレイ索引を行わ
ないことを指示する索引抑止指示手段と、この索引抑止
指示手段から抑止指示があった場合に前記レベル記憶手
段が記憶しているヒットレベルをアドレスアレイ索引結
果と置換えるヒットレベル置換手段とを有する構成であ
る。
ドレス変換を高速に行うため仮想アドレスおよび変換後
の実アドレスの対を記憶するアドレス変換用バッファと
、メモリアクセスを高速に行うためアドレスを記憶する
アドレスアレイおよびデータを記憶するデータアレイで
構成し主記憶装置の一部のコピーを記憶するキャッシュ
メモリとを有する情報処理装置において、前記仮想アド
レスによりメモリアクセスを行う第１のリードコマンド
の処理に続く第２のリードコマンドの処理に対し前記第
１のリードコマンドの仮想アドレスを記憶するアドレス
保持手段と、このアドレス保持手段の記憶する仮想アド
レスと前記第２のリードコマンドの仮想アドレスとを比
較するアドレス比較手段と、前記第１のリードコマンド
によるアドレスアレイ索引の結果であるキャッシュメモ
リのヒットレベルを記憶するレベル記憶手段と、前記ア
ドレス比較手段の比較結果から前記第２のリードコマン
ドの要求データが前記第１のリードコマンドと同一キャ
ッシュメモリブロックに存在すると判断される場合には
前記第２のリードコマンドのアドレスアレイ索引を行わ
ないことを指示する索引抑止指示手段と、この索引抑止
指示手段から抑止指示があった場合に前記レベル記憶手
段が記憶しているヒットレベルをアドレスアレイ索引結
果と置換えるヒットレベル置換手段とを有する構成であ
る。
【０００８】本発明のキャッシュメモリ制御方式は、ア
ドレス変換を高速に行うため仮想アドレスおよび変換後
の実アドレスの対を記憶するアドレス変換用バッファと
、メモリアクセスを高速に行うためアドレスを記憶する
アドレスアレイおよびデータを記憶するデータアレイで
構成し主記憶装置の一部のコピーを記憶するキャッシュ
メモリとを有する情報処理装置において、前記仮想アド
レスによりメモリアクセスを行う第１のリードコマンド
の処理に続く第２のリードコマンドの処理に対し前記第
１のリードコマンドの要求データが前記キャッシュメモ
リに存在せずに主記憶からデータをブロック転送した場
合このブロックのデータを記憶するブロックデータ記憶
手段と、このブロックデータ記憶手段が記憶しているブ
ロックの仮想アドレスを記憶するアドレス保持手段と、
このアドレス保持手段に記憶した仮想アドレスと前記第
２のリードコマンドの仮想アドレスとを比較するアドレ
ス比較手段と、このアドレス比較手段の比較結果から前
記第２のリードコマンドの要求データが前記第１のリー
ドコマンドと同一キャッシュメモリブロックに存在する
と判断される場合には前記第２のリードコマンドのアド
レスアレイ索引を行わないことを指示する索引抑止指示
手段と、この索引抑止指示手段から抑止指示があった場
合に前記データアレイからのデータ読出しデータを前記
ブロックデータ記憶手段からの読出しデータに置換える
データ読出し置換手段とを有する構成である。
ドレス変換を高速に行うため仮想アドレスおよび変換後
の実アドレスの対を記憶するアドレス変換用バッファと
、メモリアクセスを高速に行うためアドレスを記憶する
アドレスアレイおよびデータを記憶するデータアレイで
構成し主記憶装置の一部のコピーを記憶するキャッシュ
メモリとを有する情報処理装置において、前記仮想アド
レスによりメモリアクセスを行う第１のリードコマンド
の処理に続く第２のリードコマンドの処理に対し前記第
１のリードコマンドの要求データが前記キャッシュメモ
リに存在せずに主記憶からデータをブロック転送した場
合このブロックのデータを記憶するブロックデータ記憶
手段と、このブロックデータ記憶手段が記憶しているブ
ロックの仮想アドレスを記憶するアドレス保持手段と、
このアドレス保持手段に記憶した仮想アドレスと前記第
２のリードコマンドの仮想アドレスとを比較するアドレ
ス比較手段と、このアドレス比較手段の比較結果から前
記第２のリードコマンドの要求データが前記第１のリー
ドコマンドと同一キャッシュメモリブロックに存在する
と判断される場合には前記第２のリードコマンドのアド
レスアレイ索引を行わないことを指示する索引抑止指示
手段と、この索引抑止指示手段から抑止指示があった場
合に前記データアレイからのデータ読出しデータを前記
ブロックデータ記憶手段からの読出しデータに置換える
データ読出し置換手段とを有する構成である。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１０】図１は本発明の第１の実施例のブロック図
である。又、図４に本発明の仮想アドレス形式と実アド
レス形式とキャッシュメモリの１ブロック構成とＤＡリ
ードデータレジスタ（以下ＣＲＲと記す）の構成との一
例をそれぞれ示してある。なお、各実施例共に、５１２
Ｗ×１レベルのアドレス変換用バッファ（以下ＴＬＢと
記す）、１ブロック６４バイト（１６ワード）で６４カ
ラム×２レベルのセットアソシアティブ方法のキャッシ
ュメモリを前提としている。
である。又、図４に本発明の仮想アドレス形式と実アド
レス形式とキャッシュメモリの１ブロック構成とＤＡリ
ードデータレジスタ（以下ＣＲＲと記す）の構成との一
例をそれぞれ示してある。なお、各実施例共に、５１２
Ｗ×１レベルのアドレス変換用バッファ（以下ＴＬＢと
記す）、１ブロック６４バイト（１６ワード）で６４カ
ラム×２レベルのセットアソシアティブ方法のキャッシ
ュメモリを前提としている。
【００１１】図４に示す仮想アドレス形式は、４バイト
アドレスの３０ビットで構成し、全体で最大４Ｇ（ギガ
）バイトの仮想アドレス空間を表示できる。図中ビット
２０〜２９は、４Ｋ（キロ）バイト固定長のページに対
しページ内のアドレスを表示しＴＬＢによるアドレス変
換を行っても変わらないアドレス部分である。又、ビッ
ト０〜１９は、ページアドレスを指定する仮想ページア
ドレスであり、下位の９ビット（ビット１１〜１９）は
、５１２Ｗ（ワード）のＴＬＢを索引するアドレスであ
り、上位の１１ビットは、ＴＬＢに格納される仮想アド
レスでＴＬＢ索引時に比較されるアドレスである。
アドレスの３０ビットで構成し、全体で最大４Ｇ（ギガ
）バイトの仮想アドレス空間を表示できる。図中ビット
２０〜２９は、４Ｋ（キロ）バイト固定長のページに対
しページ内のアドレスを表示しＴＬＢによるアドレス変
換を行っても変わらないアドレス部分である。又、ビッ
ト０〜１９は、ページアドレスを指定する仮想ページア
ドレスであり、下位の９ビット（ビット１１〜１９）は
、５１２Ｗ（ワード）のＴＬＢを索引するアドレスであ
り、上位の１１ビットは、ＴＬＢに格納される仮想アド
レスでＴＬＢ索引時に比較されるアドレスである。
【００１２】実アドレス形式は４バイトアドレスの３０
ビットで構成し、全体で最大４Ｇ（ギガ）バイトの実ア
ドレス空間を表示できる。図中ビット２０〜２９は、ペ
ージ内アドレスであり、アドレス変換でも変換されず仮
想アドレスのビット２０〜２９がそのまま移送される。 図中ビット２６〜２９は、キャッシュメモリにデータが
存在しない場合、主記憶装置からデータ転送される単位
データであるブロック（１６ワード＝６４バイト）に対
し、ブロック内のアドレスを表示する。又ビット２０〜
２５は、６４Ｗのアドレスアレイ（以下ＡＡと記す）を
索引するアドレスである。ビット０〜１９は、実ページ
アドレスでありアドレス変換により仮想ページアドレス
から変換されるアドレスである。
ビットで構成し、全体で最大４Ｇ（ギガ）バイトの実ア
ドレス空間を表示できる。図中ビット２０〜２９は、ペ
ージ内アドレスであり、アドレス変換でも変換されず仮
想アドレスのビット２０〜２９がそのまま移送される。 図中ビット２６〜２９は、キャッシュメモリにデータが
存在しない場合、主記憶装置からデータ転送される単位
データであるブロック（１６ワード＝６４バイト）に対
し、ブロック内のアドレスを表示する。又ビット２０〜
２５は、６４Ｗのアドレスアレイ（以下ＡＡと記す）を
索引するアドレスである。ビット０〜１９は、実ページ
アドレスでありアドレス変換により仮想ページアドレス
から変換されるアドレスである。
【００１３】キャッシュメモリ１ブロック構成は、合計
１６ワードのデータをデータアレイ（以下ＤＡと記す）
内に格納する時に、全体で２５６アドレスあるＤＡの４
アドレス分使用することを示している。
１６ワードのデータをデータアレイ（以下ＤＡと記す）
内に格納する時に、全体で２５６アドレスあるＤＡの４
アドレス分使用することを示している。
【００１４】ＣＲＲ構成は、ＤＡリードデータレジスタ
であるＣＲＲへ１回で４Ｗ単位に格納することを示して
いる。
であるＣＲＲへ１回で４Ｗ単位に格納することを示して
いる。
【００１５】なお、ＴＬＢは、前述の仮想アドレスのビ
ット０〜１９および仮想アドレスから変換される実アド
レスのビット０〜１９の対を格納している。又、ＡＡは
、ＤＡにデータを登録済である実アドレスのビット０〜
１９を格納している。
ット０〜１９および仮想アドレスから変換される実アド
レスのビット０〜１９の対を格納している。又、ＡＡは
、ＤＡにデータを登録済である実アドレスのビット０〜
１９を格納している。
【００１６】次に動作について説明する。
【００１７】まずリクエスト要求元からリードコマンド
を受け２ワード（８バイト）のデータをリクエスト要求
元へ返す動作を説明する。
を受け２ワード（８バイト）のデータをリクエスト要求
元へ返す動作を説明する。
【００１８】リクエスト要求元からのリードコマンドの
仮想アドレスは、仮想アドレスレジスタＡ（以下ＶＡＡ
Ｒと記す）１に格納され、ＶＡＡＲ１のビット１１〜１
９でＴＬＢ３１をアクセスし、ＴＬＢ３１に格納されて
いる仮想アドレス部の出力１０４およびＶＡＡＲ１のビ
ット０〜１０を比較器１４で比較し、一致していればＴ
ＬＢ３１に格納している実アドレスの出力１０５と、Ｖ
ＡＡＲ１のページ内アドレス（ビット２０〜２９）の出
力１０６とを実アドレスレジスタＡ（以下ＰＡＡＲと記
す）３に格納する。比較器１４の比較結果はＦ／Ｆ７に
格納し、Ｆ／Ｆ７が論理値“１”であればＴＬＢ３１を
使用した仮想アドレスから実アドレスへの変換が成功し
ており求めた実アドレスがＰＡＡＲ３へ格納されたこと
を示している。ＰＡＡＲ３のビット２０〜２５により、
ＰＡＡＲ３とフラッシュアドレスレジスタ（以下ＦＡＲ
と記す）１１の出力を選択するセレクタであるセレクタ
２０を経由して、キャッシュメモリのアドレスアレイで
あるＡＡ３２をアクセスして、ＡＡ３２に格納している
キャッシュメモリ登録済のアドレスおよびＰＡＡＲ３の
ビット０〜１９を比較器１５，１６でキャッシュメモリ
のレベルごとに比較する。比較結果は、ヒットレベルを
格納するレジスタであるセットレベルレジスタ（以下Ａ
ＨＲと記す）９にレベルごとに格納し、又、ＰＡＡＲ３
の実アドレスは、実アドレスレジスタＢ（以下ＰＡＢＲ
と記す）４に移送する。ここでＡＨＲ９のレベル対応の
Ｆ／Ｆが論理値“１”であれば対応するキャッシュメモ
リにデータが存在しＤＡ３３の対応レベルの内容をリー
ドデータとして使用できることになる。データアレイで
あるＤＡ３３は、アドレスが２５６Ｗでデータが１レベ
ル当り４ワード幅で構成されるＲＡＭで、１ブロック構
成は、図４に示すごとくアドレス方向で４Ｗ使用してい
る。従って、ＰＡＢＲ４のビット２０〜２７でＤＡ３３
をアクセスし、レベル０，１の出力１３０，１３１をＡ
ＨＲ９で論理値“１”のレベルを選択し、データ読出し
レジスタであるＤＡリードレジスタ（以下ＣＲＲと記す
）１０に格納する。同時にＰＡＢＲ４の実アドレスは実
アドレスレジスタＣ（以下ＰＡＣＲと記す）５に移送す
る。リクエスト要求元へは２ワード単位でデータを返送
するためＰＡＣＲ５のビット２８により４ワード幅のＣ
ＲＲ１０のデータを選択し返送する。
仮想アドレスは、仮想アドレスレジスタＡ（以下ＶＡＡ
Ｒと記す）１に格納され、ＶＡＡＲ１のビット１１〜１
９でＴＬＢ３１をアクセスし、ＴＬＢ３１に格納されて
いる仮想アドレス部の出力１０４およびＶＡＡＲ１のビ
ット０〜１０を比較器１４で比較し、一致していればＴ
ＬＢ３１に格納している実アドレスの出力１０５と、Ｖ
ＡＡＲ１のページ内アドレス（ビット２０〜２９）の出
力１０６とを実アドレスレジスタＡ（以下ＰＡＡＲと記
す）３に格納する。比較器１４の比較結果はＦ／Ｆ７に
格納し、Ｆ／Ｆ７が論理値“１”であればＴＬＢ３１を
使用した仮想アドレスから実アドレスへの変換が成功し
ており求めた実アドレスがＰＡＡＲ３へ格納されたこと
を示している。ＰＡＡＲ３のビット２０〜２５により、
ＰＡＡＲ３とフラッシュアドレスレジスタ（以下ＦＡＲ
と記す）１１の出力を選択するセレクタであるセレクタ
２０を経由して、キャッシュメモリのアドレスアレイで
あるＡＡ３２をアクセスして、ＡＡ３２に格納している
キャッシュメモリ登録済のアドレスおよびＰＡＡＲ３の
ビット０〜１９を比較器１５，１６でキャッシュメモリ
のレベルごとに比較する。比較結果は、ヒットレベルを
格納するレジスタであるセットレベルレジスタ（以下Ａ
ＨＲと記す）９にレベルごとに格納し、又、ＰＡＡＲ３
の実アドレスは、実アドレスレジスタＢ（以下ＰＡＢＲ
と記す）４に移送する。ここでＡＨＲ９のレベル対応の
Ｆ／Ｆが論理値“１”であれば対応するキャッシュメモ
リにデータが存在しＤＡ３３の対応レベルの内容をリー
ドデータとして使用できることになる。データアレイで
あるＤＡ３３は、アドレスが２５６Ｗでデータが１レベ
ル当り４ワード幅で構成されるＲＡＭで、１ブロック構
成は、図４に示すごとくアドレス方向で４Ｗ使用してい
る。従って、ＰＡＢＲ４のビット２０〜２７でＤＡ３３
をアクセスし、レベル０，１の出力１３０，１３１をＡ
ＨＲ９で論理値“１”のレベルを選択し、データ読出し
レジスタであるＤＡリードレジスタ（以下ＣＲＲと記す
）１０に格納する。同時にＰＡＢＲ４の実アドレスは実
アドレスレジスタＣ（以下ＰＡＣＲと記す）５に移送す
る。リクエスト要求元へは２ワード単位でデータを返送
するためＰＡＣＲ５のビット２８により４ワード幅のＣ
ＲＲ１０のデータを選択し返送する。
【００１９】次にキャッシュ一致処理ユニットからの無
効化要求処理の動作について説明する。
効化要求処理の動作について説明する。
【００２０】キャッシュ一致処理ユニットから無効化対
象の実アドレスビット２０〜２５およびレベル対応のキ
ャッシュレベルをそれぞれＦＡＲ１１とＦＨＲ１２とで
受取る。ＦＡＲ１１のアドレスはセレクタ２０を経由し
てＡＡ３２のアドレスを指定し、ＦＨＲ１２のレベルは
ＡＮＤゲート１７，１８を経由してＡＡ３２のライト指
示となりＡＡ３２を無効化する。
象の実アドレスビット２０〜２５およびレベル対応のキ
ャッシュレベルをそれぞれＦＡＲ１１とＦＨＲ１２とで
受取る。ＦＡＲ１１のアドレスはセレクタ２０を経由し
てＡＡ３２のアドレスを指定し、ＦＨＲ１２のレベルは
ＡＮＤゲート１７，１８を経由してＡＡ３２のライト指
示となりＡＡ３２を無効化する。
【００２１】前述したリードコマンドの処理と無効化要
求処理は、ＡＡ３２のアドレス選択で競合し同時には処
理できない。従って従来はこの競合が生じた場合例えば
無効化要求処理の優先度を上げリードコマンドの処理を
待たせるようにＡＡ３２の処理の選択をする必要があり
、結果としてリードコマンド処理が遅くなるという欠点
となっている。
求処理は、ＡＡ３２のアドレス選択で競合し同時には処
理できない。従って従来はこの競合が生じた場合例えば
無効化要求処理の優先度を上げリードコマンドの処理を
待たせるようにＡＡ３２の処理の選択をする必要があり
、結果としてリードコマンド処理が遅くなるという欠点
となっている。
【００２２】本発明では、第１のリードコマンドの処理
でＴＬＢ３１を索引し実アドレスをＰＡＡＲ３へ格納時
に第１のリードコマンドの仮想アドレスを仮想アドレス
レジスタＢ（以下ＶＡＢＲと記す）２へ格納しておく。 次に第２のリードコマンドがＶＡＡＲ１に格納された時
点でＶＡＡＲ１およびＶＡＢＲ２のビット０〜２７を比
較器１３で比較し一致していればＦ／Ｆ６をセットする
。Ｆ／Ｆ６が論理値“１”であることはＶＡＡＲ１に格
納していた第２のリードコマンドの要求データが第１の
リードコマンドの要求データでＣＲＲ１０に格納してあ
る４ワードのリードデータ上にあることを示している。 従って第２のリードコマンドの実アドレスをＰＡＡＲ２
に格納した時点ではＡＡ３２を索引する必要が無く、Ｆ
／Ｆ６によりセレクタ２０およびＡＮＤゲート１７，１
８により無効化要求にＡＡ３２を使用させることが可能
となる。第２のリードコマンドがＰＡＢＲ４に移送され
た時点でＦ／Ｆ６の内容はＦ／Ｆ８に移送されＦ／Ｆ８
が論理値“１”の場合ＣＲＲ１０の内容、すなわち、第
１のリードコマンドで読出したデータを保持することに
より、要求されたリードデータを得ることができる。
でＴＬＢ３１を索引し実アドレスをＰＡＡＲ３へ格納時
に第１のリードコマンドの仮想アドレスを仮想アドレス
レジスタＢ（以下ＶＡＢＲと記す）２へ格納しておく。 次に第２のリードコマンドがＶＡＡＲ１に格納された時
点でＶＡＡＲ１およびＶＡＢＲ２のビット０〜２７を比
較器１３で比較し一致していればＦ／Ｆ６をセットする
。Ｆ／Ｆ６が論理値“１”であることはＶＡＡＲ１に格
納していた第２のリードコマンドの要求データが第１の
リードコマンドの要求データでＣＲＲ１０に格納してあ
る４ワードのリードデータ上にあることを示している。 従って第２のリードコマンドの実アドレスをＰＡＡＲ２
に格納した時点ではＡＡ３２を索引する必要が無く、Ｆ
／Ｆ６によりセレクタ２０およびＡＮＤゲート１７，１
８により無効化要求にＡＡ３２を使用させることが可能
となる。第２のリードコマンドがＰＡＢＲ４に移送され
た時点でＦ／Ｆ６の内容はＦ／Ｆ８に移送されＦ／Ｆ８
が論理値“１”の場合ＣＲＲ１０の内容、すなわち、第
１のリードコマンドで読出したデータを保持することに
より、要求されたリードデータを得ることができる。
【００２３】Ｆ／Ｆ６により無効化要求にＡＡ３２の使
用を許可する硝率としては、連続するアドレスのリード
コマンドが続くとすれば１／２となりほとんど無効化要
求によるリードコマンドの処理遅れは無くなることにな
る。
用を許可する硝率としては、連続するアドレスのリード
コマンドが続くとすれば１／２となりほとんど無効化要
求によるリードコマンドの処理遅れは無くなることにな
る。
【００２４】図２は本発明の第２の実施例のブロック図
である。
である。
【００２５】通常のリードコマンド処理および無効化要
求処理は第１の実施例と同一であるため省略する。
求処理は第１の実施例と同一であるため省略する。
【００２６】第１のリードコマンドの仮想アドレスをＶ
ＡＡＲ１からＶＡＢＲ２へ移送しておき第２のリードコ
マンドがＶＡＡＲ１に格納された時点でＶＡＡＲ１およ
びＶＡＢＲ２のビット０〜２５を比較器１３で比較し、
一致していればＦ／Ｆ６をセットする。Ｆ／Ｆ６が論理
値“１”であることはＶＡＡＲ１に格納していた第２の
リードコマンドの要求データが第１のリードコマンドの
要求データと同一のキャッシュメモリのブロックである
ことを示している。従って第２のリードコマンドがＰＡ
ＡＲ３に格納された時点ではＡＡ３２を索引する必要が
無く無効化要求にＡＡ３２を使用させることが可能とな
る。又、第２のリードコマンドがＰＡＢＲ４に格納され
た時点ではＦ／Ｆ６の内容がＦ／Ｆ８に移送され、第１
のリードコマンドのＡＡ３２索引の結果であるＡＨＲ９
の内容がＤＨＲ２００に移送されている。従ってＦ／Ｆ
８の出力でＤＡ３３の出力レベル選択をセレクタ２０１
によりＤＨＲ２００に切換えることにより、要求された
データをＣＲＲ１０へ読出すことができる。
ＡＡＲ１からＶＡＢＲ２へ移送しておき第２のリードコ
マンドがＶＡＡＲ１に格納された時点でＶＡＡＲ１およ
びＶＡＢＲ２のビット０〜２５を比較器１３で比較し、
一致していればＦ／Ｆ６をセットする。Ｆ／Ｆ６が論理
値“１”であることはＶＡＡＲ１に格納していた第２の
リードコマンドの要求データが第１のリードコマンドの
要求データと同一のキャッシュメモリのブロックである
ことを示している。従って第２のリードコマンドがＰＡ
ＡＲ３に格納された時点ではＡＡ３２を索引する必要が
無く無効化要求にＡＡ３２を使用させることが可能とな
る。又、第２のリードコマンドがＰＡＢＲ４に格納され
た時点ではＦ／Ｆ６の内容がＦ／Ｆ８に移送され、第１
のリードコマンドのＡＡ３２索引の結果であるＡＨＲ９
の内容がＤＨＲ２００に移送されている。従ってＦ／Ｆ
８の出力でＤＡ３３の出力レベル選択をセレクタ２０１
によりＤＨＲ２００に切換えることにより、要求された
データをＣＲＲ１０へ読出すことができる。
【００２７】図３は本発明の第３の実施例のブロック図
である。
である。
【００２８】通常のリードコマンド処理と無効化要求処
理は第１の実施例と同一であるため省略する。
理は第１の実施例と同一であるため省略する。
【００２９】ＶＡＢＲ２は、ＶＡＡＲ１のリードコマン
ドの要求データがキャッシュメモリに存在せず、主記憶
装置からデータをブロック転送した場合にＶＡＡＲ１の
仮想アドレスを記憶しておくレジスタであり、又、デー
タバッファ２１０は、このブロック転送されたデータを
記憶するバッファである。このデータバッファは、特公
昭５３−２４２６０「データ処理装置」により公知とな
っているブロック転送中のキャッシュメモリアクセスを
可能とするものである。このデータバッファ２１０に存
在するデータを後続のリードコマンドが要求する場合に
、ＡＡ３２を索引する必要が無いことを利用して、無効
化要求にＡＡ３２を使用させることが可能となる。すな
わち比較器１３では、ＶＡＡＲ１およびＶＡＢＲ２の仮
想アドレスのビット０〜２５を比較し、後続のリードコ
マンドがデータバッファ２１０に格納されているブロッ
クと同一ブロックアドレスであることを判断しＦ／Ｆ６
をセットする。後続のリードコマンドがＰＡＢＲ４に移
送された時点ではＦ／Ｆ８によりＡＡ２の索引結果であ
るＡＨＲ９では無く、データバッファ２１０のデータを
ＣＲＲ１０に格納するようデータ選択を行うことにより
要求されたデータをＣＲＲ１０に読出すことができる。
ドの要求データがキャッシュメモリに存在せず、主記憶
装置からデータをブロック転送した場合にＶＡＡＲ１の
仮想アドレスを記憶しておくレジスタであり、又、デー
タバッファ２１０は、このブロック転送されたデータを
記憶するバッファである。このデータバッファは、特公
昭５３−２４２６０「データ処理装置」により公知とな
っているブロック転送中のキャッシュメモリアクセスを
可能とするものである。このデータバッファ２１０に存
在するデータを後続のリードコマンドが要求する場合に
、ＡＡ３２を索引する必要が無いことを利用して、無効
化要求にＡＡ３２を使用させることが可能となる。すな
わち比較器１３では、ＶＡＡＲ１およびＶＡＢＲ２の仮
想アドレスのビット０〜２５を比較し、後続のリードコ
マンドがデータバッファ２１０に格納されているブロッ
クと同一ブロックアドレスであることを判断しＦ／Ｆ６
をセットする。後続のリードコマンドがＰＡＢＲ４に移
送された時点ではＦ／Ｆ８によりＡＡ２の索引結果であ
るＡＨＲ９では無く、データバッファ２１０のデータを
ＣＲＲ１０に格納するようデータ選択を行うことにより
要求されたデータをＣＲＲ１０に読出すことができる。
【００３０】
【発明の効果】以上説明したように本発明は、キャッシ
ュ処理ユニットからの無効化要求がキャッシュメモリを
構成するハードウェアのうちアドレスアレイのみを使用
するだけであることに着目し、通常のリードコマンド処
理において、以前のリードコマンド処理結果を利用して
アドレスアレイを使用しなくともよい場合を検出し、こ
の場合に無効化要求にアドレスアレイを使用させること
により、無効化要求とリードコマンド処理との競合を無
くしリードコマンド処理を高速化できるという効果があ
る。
ュ処理ユニットからの無効化要求がキャッシュメモリを
構成するハードウェアのうちアドレスアレイのみを使用
するだけであることに着目し、通常のリードコマンド処
理において、以前のリードコマンド処理結果を利用して
アドレスアレイを使用しなくともよい場合を検出し、こ
の場合に無効化要求にアドレスアレイを使用させること
により、無効化要求とリードコマンド処理との競合を無
くしリードコマンド処理を高速化できるという効果があ
る。
【図１】本発明の第１の実施例のブロック図である。
【図２】本発明の第２の実施例のブロック図である。
【図３】本発明の第３の実施例のブロック図である。
【図４】本発明の各実施例に共通な仮想アドレス形式と
実アドレス形式とキャッシュメモリの１ブロック構成と
ＣＲＲ構成とを説明する説明図である。
実アドレス形式とキャッシュメモリの１ブロック構成と
ＣＲＲ構成とを説明する説明図である。
１ 仮想アドレスレジスタＡ（ＶＡＡＲ）２
仮想アドレスレジスタＢ（ＶＡＢＲ）３ 実
アドレスレジスタＡ（ＰＡＡＲ）４ 実アドレス
レジスタＢ（ＰＡＢＲ）５ 実アドレスレジスタ
Ｃ（ＰＡＣＲ）１０ ＤＡリードデータレジスタ
（ＣＲＲ）１１，１２ フラッシュアドレスレジ
スタ（ＦＡＲ）３１ アドレス変換用バッファ（
ＴＬＢ）３２ アドレスアレイ（ＡＡ） ３３ データアレイ（ＤＡ）
仮想アドレスレジスタＢ（ＶＡＢＲ）３ 実
アドレスレジスタＡ（ＰＡＡＲ）４ 実アドレス
レジスタＢ（ＰＡＢＲ）５ 実アドレスレジスタ
Ｃ（ＰＡＣＲ）１０ ＤＡリードデータレジスタ
（ＣＲＲ）１１，１２ フラッシュアドレスレジ
スタ（ＦＡＲ）３１ アドレス変換用バッファ（
ＴＬＢ）３２ アドレスアレイ（ＡＡ） ３３ データアレイ（ＤＡ）
Claims (3)
- 【請求項１】 アドレス変換を高速に行うため仮想ア
ドレスおよび変換後の実アドレスの対を記憶するアドレ
ス変換用バッファと、メモリアクセスを高速に行うため
アドレスを記憶するアドレスアレイおよびデータを記憶
するデータアレイで構成し主記憶装置の一部のコピーを
記憶するキャッシュメモリとを有する情報処理装置にお
いて、前記仮想アドレスによりメモリアクセスを行う第
１のリードコマンドの処理に続く第２のリードコマンド
の処理に対し前記第１のリードコマンドの仮想アドレス
を記憶するアドレス保持手段と、このアドレス保持手段
の記憶する仮想アドレスと前記第２のリードコマンドの
仮想アドレスとを比較するアドレス比較手段と、前記第
１のリードコマンドによる前記データアレイからの読出
しデータを記憶するデータ記憶手段と、前記アドレス比
較手段の比較結果から前記第２のリードコマンドの要求
データが前記データ記憶手段に記憶されているデータに
存在すると判断される場合には前記第２のリードコマン
ドのアドレスアレイ索引を行わないことを指示する索引
抑止指示手段とを有することを特徴とするキャッシュメ
モリ制御方式。 - 【請求項２】 アドレス変換を高速に行うため仮想ア
ドレスおよび変換後の実アドレスの対を記憶するアドレ
ス変換用バッファと、メモリアクセスを高速に行うため
アドレスを記憶するアドレスアレイおよびデータを記憶
するデータアレイで構成し主記憶装置の一部のコピーを
記憶するキャッシュメモリとを有する情報処理装置にお
いて、前記仮想アドレスによりメモリアクセスを行う第
１のリードコマンドの処理に続く第２のリードコマンド
の処理に対し前記第１のリードコマンドの仮想アドレス
を記憶するアドレス保持手段と、このアドレス保持手段
の記憶する仮想アドレスと前記第２のリードコマンドの
仮想アドレスとを比較するアドレス比較手段と、前記第
１のリードコマンドによるアドレスアレイ索引の結果で
あるキャッシュメモリのヒットレベルを記憶するレベル
記憶手段と、前記アドレス比較手段の比較結果から前記
第２のリードコマンドの要求データが前記第１のリード
コマンドと同一キャッシュメモリブロックに存在すると
判断される場合には前記第２のリードコマンドのアドレ
スアレイ索引を行わないことを指示する索引抑止指示手
段と、この索引抑止指示手段から抑止指示があった場合
に前記レベル記憶手段が記憶しているヒットレベルをア
ドレスアレイ索引結果と置換えるヒットレベル置換手段
とを有することを特徴とするキャッシュメモリ制御方式
。 - 【請求項３】 アドレス変換を高速に行うため仮想ア
ドレスおよび変換後の実アドレスの対を記憶するアドレ
ス変換用バッファと、メモリアクセスを高速に行うため
アドレスを記憶するアドレスアレイおよびデータを記憶
するデータアレイで構成し主記憶装置の一部のコピーを
記憶するキャッシュメモリとを有する情報処理装置にお
いて、前記仮想アドレスによりメモリアクセスを行う第
１のリードコマンドの処理に続く第２のリードコマンド
の処理に対し前記第１のリードコマンドの要求データが
前記キャッシュメモリに存在せずに主記憶からデータを
ブロック転送した場合このブロックのデータを記憶する
ブロックデータ記憶手段と、このブロックデータ記憶手
段が記憶しているブロックの仮想アドレスを記憶するア
ドレス保持手段と、このアドレス保持手段に記憶した仮
想アドレスと前記第２のリードコマンドの仮想アドレス
とを比較するアドレス比較手段と、このアドレス比較手
段の比較結果から前記第２のリードコマンドの要求デー
タが前記第１のリードコマンドと同一キャッシュメモリ
ブロックに存在すると判断される場合には前記第２のリ
ードコマンドのアドレスアレイ索引を行わないことを指
示する索引抑止指示手段と、この索引抑止指示手段から
抑止指示があった場合に前記データアレイからのデータ
読出しデータを前記ブロックデータ記憶手段からの読出
しデータに置換えるデータ読出し置換手段とを有するこ
とを特徴とするキャッシュメモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3128072A JPH04353949A (ja) | 1991-05-31 | 1991-05-31 | キャッシュメモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3128072A JPH04353949A (ja) | 1991-05-31 | 1991-05-31 | キャッシュメモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04353949A true JPH04353949A (ja) | 1992-12-08 |
Family
ID=14975755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3128072A Pending JPH04353949A (ja) | 1991-05-31 | 1991-05-31 | キャッシュメモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04353949A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019096309A (ja) * | 2017-11-22 | 2019-06-20 | エイアールエム リミテッド | メンテナンス動作の実行 |
| EP3427156A4 (en) * | 2016-03-10 | 2019-11-06 | Micron Technology, INC. | DEVICES AND METHOD FOR INTERMEDIATE INVALIDATION |
-
1991
- 1991-05-31 JP JP3128072A patent/JPH04353949A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3427156A4 (en) * | 2016-03-10 | 2019-11-06 | Micron Technology, INC. | DEVICES AND METHOD FOR INTERMEDIATE INVALIDATION |
| US10878883B2 (en) | 2016-03-10 | 2020-12-29 | Micron Technology, Inc. | Apparatuses and methods for cache invalidate |
| JP2019096309A (ja) * | 2017-11-22 | 2019-06-20 | エイアールエム リミテッド | メンテナンス動作の実行 |
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