JP3170301B2 - アドレス変換装置 - Google Patents
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/261—Functional testing by simulating additional hardware, e.g. fault simulation
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- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
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- G06F12/1009—Address translation using page tables, e.g. page table structures
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- G—PHYSICS
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- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
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- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、マイクロプロセッサの
動作を解析するシステムに関するものであり、更に詳細
には、オン・チップ・メモリ管理ユニットを備えたマイ
クロプロセッサによるプログラム実行中に物理的アドレ
スを論理的アドレスに翻訳する方法および装置に関す
る。
動作を解析するシステムに関するものであり、更に詳細
には、オン・チップ・メモリ管理ユニットを備えたマイ
クロプロセッサによるプログラム実行中に物理的アドレ
スを論理的アドレスに翻訳する方法および装置に関す
る。
【０００２】
【従来の技術】マイクロプロセッサを基準とするシステ
ムの開発時の補助としてエミュレーション・システムが
ハードウェアおよびソフトウェアの技術者により利用さ
れている。エミュレーション・システムは代表的には、
プロセッサ特定基板、目標（ｔａｒｇｅｔ）システムへ
接続するケーブル、および各種解析ユニットを備えてい
る。エミュレータの機能、タイミング、および電気信号
の各特性は、終極的に目標システムを制御するマイクロ
プロセッサのそれら特性と合致すべきである。エミュレ
ータにより容易になるタスクにはソフトウェアのデバッ
グ、ハードウェアのデバッグ、およびハードウェアおよ
びソフトウェアの統合がある。これらタスクはプログラ
ムのロードおよび実行、走行／停止制御、記憶の表示お
よび修正、全体的および局部的記号表示、内部資源の表
示および修正、解析、プログラムの進行、資源のマッピ
ング、記憶の特徴づけ、区切り点の発生、およびクロッ
ク源の選択のような、エミュレータの特徴を利用して実
施することができる。エミュレーション・システムの重
要な機能は、プロセッサの動作の解析である。典型的に
は、エミュレータは、プロセッサ・バスに接続され、プ
ロセッサが記憶装置および他の装置と通信する各プロセ
ッサ・バス・サイクルを監視することにより動作を解析
する。
ムの開発時の補助としてエミュレーション・システムが
ハードウェアおよびソフトウェアの技術者により利用さ
れている。エミュレーション・システムは代表的には、
プロセッサ特定基板、目標（ｔａｒｇｅｔ）システムへ
接続するケーブル、および各種解析ユニットを備えてい
る。エミュレータの機能、タイミング、および電気信号
の各特性は、終極的に目標システムを制御するマイクロ
プロセッサのそれら特性と合致すべきである。エミュレ
ータにより容易になるタスクにはソフトウェアのデバッ
グ、ハードウェアのデバッグ、およびハードウェアおよ
びソフトウェアの統合がある。これらタスクはプログラ
ムのロードおよび実行、走行／停止制御、記憶の表示お
よび修正、全体的および局部的記号表示、内部資源の表
示および修正、解析、プログラムの進行、資源のマッピ
ング、記憶の特徴づけ、区切り点の発生、およびクロッ
ク源の選択のような、エミュレータの特徴を利用して実
施することができる。エミュレーション・システムの重
要な機能は、プロセッサの動作の解析である。典型的に
は、エミュレータは、プロセッサ・バスに接続され、プ
ロセッサが記憶装置および他の装置と通信する各プロセ
ッサ・バス・サイクルを監視することにより動作を解析
する。
【０００３】大きなコンピュータ・プログラムおよび多
重・タスク・コンピュータ・システムに応じて仮想メモ
リ・システムが開発された。プログラムが大きくなるに
つれて、プロセッサが直接アクセスできる記憶装置はも
はや全プログラムおよびそのデータを入れることができ
なくなった。多重タスク・システムでは、数種のプログ
ラムが一度に活性になることがあり、ＣＰＵはプログラ
ム間で時間分担される。仮想メモリ・システムは実用的
大きさの物理的メモリによる大型プログラムおよび多重
タスクの実行を可能とするものである。
重・タスク・コンピュータ・システムに応じて仮想メモ
リ・システムが開発された。プログラムが大きくなるに
つれて、プロセッサが直接アクセスできる記憶装置はも
はや全プログラムおよびそのデータを入れることができ
なくなった。多重タスク・システムでは、数種のプログ
ラムが一度に活性になることがあり、ＣＰＵはプログラ
ム間で時間分担される。仮想メモリ・システムは実用的
大きさの物理的メモリによる大型プログラムおよび多重
タスクの実行を可能とするものである。
【０００４】仮想メモリ・システムは、必要に応じて大
きな仮想的、または論理的、アドレス空間を物理的メモ
リに割当てることにより物理的メモリを管理する。論理
的アドレス空間の部分は、ディスクのような、大量格納
装置に転送することができ、必要なとき物理的メモリ内
で作動される。ＣＰＵはプログラムを論理的アドレス空
間で実行する。メモリ管理ユニットは動作システムと協
同してＣＰＵの実行ユニットが要求した論理的アドレス
を物理的アドレスに翻訳する。論理的アドレスが物理的
アドレス空間に存在していないときは、論理的アドレス
空間の一部を主メモリで作動させなければならない。論
理的アドレスおよび物理的アドレスは共に所定数のバイ
トを備えるページに分類される。データは物理的メモリ
と大容量格納装置の間をページで転送される。他の仮想
メモリ・システムでは、論理的アドレス空間全体が物理
的メモリに入っており、大容量格納装置は不要である。
きな仮想的、または論理的、アドレス空間を物理的メモ
リに割当てることにより物理的メモリを管理する。論理
的アドレス空間の部分は、ディスクのような、大量格納
装置に転送することができ、必要なとき物理的メモリ内
で作動される。ＣＰＵはプログラムを論理的アドレス空
間で実行する。メモリ管理ユニットは動作システムと協
同してＣＰＵの実行ユニットが要求した論理的アドレス
を物理的アドレスに翻訳する。論理的アドレスが物理的
アドレス空間に存在していないときは、論理的アドレス
空間の一部を主メモリで作動させなければならない。論
理的アドレスおよび物理的アドレスは共に所定数のバイ
トを備えるページに分類される。データは物理的メモリ
と大容量格納装置の間をページで転送される。他の仮想
メモリ・システムでは、論理的アドレス空間全体が物理
的メモリに入っており、大容量格納装置は不要である。
【０００５】仮想メモリ・システムでの論理的アドレス
と物理的アドレスとの間の関係は、メモリ管理ユニット
により制御される。論理的アドレスと物理的アドレスと
の間の翻訳はテーブル構造により指定される。実行ユニ
ットが要求する論理的アドレスは、メモリ管理ユニット
により物理的アドレスに翻訳され、これは物理的メモリ
の記憶場所にアクセスするのに使用される。
と物理的アドレスとの間の関係は、メモリ管理ユニット
により制御される。論理的アドレスと物理的アドレスと
の間の翻訳はテーブル構造により指定される。実行ユニ
ットが要求する論理的アドレスは、メモリ管理ユニット
により物理的アドレスに翻訳され、これは物理的メモリ
の記憶場所にアクセスするのに使用される。
【０００６】マイクロプロセッサの動作速度を向上させ
るために、メモリ管理ユニットが、論理的アドレス空間
でプログラムを実行するユニットと共に、同じチップ
に、または集積回路に、設置されている。この構成は論
理的アドレスの発生から対応する物理的アドレスの発生
までの時間を極小にする。このようなプロセッサの一例
はモトローラ社で製造、販売されているＭＣ６８０３０
である。ＭＣ６８０３０マイクロプロセッサは、論理的
アドレス対物理的アドレス翻訳が実行プログラムにより
要求されたときだけ決定されるデマンド・ページ式メモ
リ管理ユニットを利用している。
るために、メモリ管理ユニットが、論理的アドレス空間
でプログラムを実行するユニットと共に、同じチップ
に、または集積回路に、設置されている。この構成は論
理的アドレスの発生から対応する物理的アドレスの発生
までの時間を極小にする。このようなプロセッサの一例
はモトローラ社で製造、販売されているＭＣ６８０３０
である。ＭＣ６８０３０マイクロプロセッサは、論理的
アドレス対物理的アドレス翻訳が実行プログラムにより
要求されたときだけ決定されるデマンド・ページ式メモ
リ管理ユニットを利用している。
【０００７】エミュレーション・システムがプログラム
の実行を解析するためには、エミュレーション・システ
ムの状態解析部が、アクセスされる論理的アドレスを知
る必要がある。論理的アドレスは、ユーザが書いた原ソ
ースコードの絶対値および記号値と関連づけることがで
きる。しかし、マイクロプロセッサがオン・チップ・メ
モリ管理ユニットを備えているときは、プロセッサ・チ
ップのピンで物理的アドレスだけが利用可能である。物
理的アドレスは状態アナライザにプログラム実行を解析
するに必要な情報を示さない。したがって、オン・チッ
プ・メモリ管理ユニットを備えたマイクロプロセッサの
動作を監視し、解析することは困難であった。
の実行を解析するためには、エミュレーション・システ
ムの状態解析部が、アクセスされる論理的アドレスを知
る必要がある。論理的アドレスは、ユーザが書いた原ソ
ースコードの絶対値および記号値と関連づけることがで
きる。しかし、マイクロプロセッサがオン・チップ・メ
モリ管理ユニットを備えているときは、プロセッサ・チ
ップのピンで物理的アドレスだけが利用可能である。物
理的アドレスは状態アナライザにプログラム実行を解析
するに必要な情報を示さない。したがって、オン・チッ
プ・メモリ管理ユニットを備えたマイクロプロセッサの
動作を監視し、解析することは困難であった。
【０００８】
【発明が解決しようとする課題】マイクロプロセッサの
動作を解析する改良されたシステムを提供するのが本発
明の一般的目的である。メモリ管理ユニットが示した物
理的アドレスを論理的アドレスに翻訳する方法および装
置を提供するのが本発明の他の目的である。本発明の更
に他の目的は、プロセッサが行うテーブル探索を監視す
ることにより論理的アドレスを決定し、論理的アドレス
を物理的アドレスに翻訳する方法および装置を提供する
ことである。本発明の更に他の目的は、プロセッサに関
連するメモリ管理ユニットが示す物理的アドレスを、プ
ロセッサによるプログラムの実行中にリアルタイムで論
理的アドレスに翻訳する方法および装置を提供すること
である。
動作を解析する改良されたシステムを提供するのが本発
明の一般的目的である。メモリ管理ユニットが示した物
理的アドレスを論理的アドレスに翻訳する方法および装
置を提供するのが本発明の他の目的である。本発明の更
に他の目的は、プロセッサが行うテーブル探索を監視す
ることにより論理的アドレスを決定し、論理的アドレス
を物理的アドレスに翻訳する方法および装置を提供する
ことである。本発明の更に他の目的は、プロセッサに関
連するメモリ管理ユニットが示す物理的アドレスを、プ
ロセッサによるプログラムの実行中にリアルタイムで論
理的アドレスに翻訳する方法および装置を提供すること
である。
【０００９】
【課題を解決するための手段】本発明によれば、これら
のおよび他の目的および利点は、メモリ管理ユニットを
備えたプロセッサと共に使用する方法および装置により
達成される。装置はメモリ管理ユニットが示した物理的
アドレスを論理的アドレスに翻訳する。本発明の装置お
よび方法は、代表的にはエミュレーション・システム
で、更に詳細には、プロセッサ動作を解析するエミュレ
ーション・システムで利用される。本発明の装置および
方法は代表的には、オン・チップ・メモリ管理ユニット
を備えているマイクロプロセッサと共に使用される。こ
の種のマイクロプロセッサでは、実行ユニットが要求す
る論理的アドレスは集積回路の外部ピンでは利用できな
い。
のおよび他の目的および利点は、メモリ管理ユニットを
備えたプロセッサと共に使用する方法および装置により
達成される。装置はメモリ管理ユニットが示した物理的
アドレスを論理的アドレスに翻訳する。本発明の装置お
よび方法は、代表的にはエミュレーション・システム
で、更に詳細には、プロセッサ動作を解析するエミュレ
ーション・システムで利用される。本発明の装置および
方法は代表的には、オン・チップ・メモリ管理ユニット
を備えているマイクロプロセッサと共に使用される。こ
の種のマイクロプロセッサでは、実行ユニットが要求す
る論理的アドレスは集積回路の外部ピンでは利用できな
い。
【００１０】この装置は、プロセッサと通信するための
バス、メモリ管理ユニットによるテーブル探索中バス手
段上の情報に応じて論理的アドレスを決定するアドレス
捕捉手段、論理的アドレスを対応する物理的アドレスに
より識別される記憶場所に格納するメモリ手段、および
プログラム実行中メモリ管理ユニットにより示される物
理的アドレスに応じてメモリ手段内の対応する論理的ア
ドレスにアクセスし、対応する論理的アドレスを出力に
発生するアクセス手段、を備えている。出力は典型的に
はアナライザ・ユニットに接続されている。
バス、メモリ管理ユニットによるテーブル探索中バス手
段上の情報に応じて論理的アドレスを決定するアドレス
捕捉手段、論理的アドレスを対応する物理的アドレスに
より識別される記憶場所に格納するメモリ手段、および
プログラム実行中メモリ管理ユニットにより示される物
理的アドレスに応じてメモリ手段内の対応する論理的ア
ドレスにアクセスし、対応する論理的アドレスを出力に
発生するアクセス手段、を備えている。出力は典型的に
はアナライザ・ユニットに接続されている。
【００１１】アドレス捕捉手段は、メモリ管理ユニット
によるテーブル探索中動作し、テーブル探索の各レベル
期間中に論理的アドレスの一部を得る。テーブル探索
は、テーブル構造の連続レベルにアクセスすることによ
り動作し、実行ユニットが要求する論理的アドレスに対
応する物理的アドレスを得る。アドレス捕捉手段は、テ
ーブル探索の期間中バスで利用できる情報を利用して論
理的アドレスを決定する。アドレス捕捉手段は、テーブ
ル・アドレスをテーブル・アクセス・アドレスから差引
き、テーブル探索の各レベル期間中に論理的アドレス部
分を発生する減算器手段、およびテーブル検索の各レベ
ルからの論理的アドレス部分を論理的アドレスに組合わ
せる手段、を備えている。
によるテーブル探索中動作し、テーブル探索の各レベル
期間中に論理的アドレスの一部を得る。テーブル探索
は、テーブル構造の連続レベルにアクセスすることによ
り動作し、実行ユニットが要求する論理的アドレスに対
応する物理的アドレスを得る。アドレス捕捉手段は、テ
ーブル探索の期間中バスで利用できる情報を利用して論
理的アドレスを決定する。アドレス捕捉手段は、テーブ
ル・アドレスをテーブル・アクセス・アドレスから差引
き、テーブル探索の各レベル期間中に論理的アドレス部
分を発生する減算器手段、およびテーブル検索の各レベ
ルからの論理的アドレス部分を論理的アドレスに組合わ
せる手段、を備えている。
【００１２】論理的アドレスは、論理的アドレス用の複
数の格納場所を備えたマップＲＡＭに格納されている。
各格納場所は物理的アドレスに対応し、物理的アドレス
によりアクセス可能である。テーブル探索の完了に続く
バス・サイクルで、物理的アドレスはメモリ管理ユニッ
トによりバスに載せられる。物理的アドレスは対応する
論理的アドレスが格納されているマップＲＡＭ内の記憶
場所にアクセスする。アナライザ・ユニットに供給され
るバス情報では、物理的アドレスは論理的アドレスで置
き換えられている。続く物理的アドレスの要求で、マッ
プＲＡＭは対応する論理的アドレスを得るためにアクセ
スされる。
数の格納場所を備えたマップＲＡＭに格納されている。
各格納場所は物理的アドレスに対応し、物理的アドレス
によりアクセス可能である。テーブル探索の完了に続く
バス・サイクルで、物理的アドレスはメモリ管理ユニッ
トによりバスに載せられる。物理的アドレスは対応する
論理的アドレスが格納されているマップＲＡＭ内の記憶
場所にアクセスする。アナライザ・ユニットに供給され
るバス情報では、物理的アドレスは論理的アドレスで置
き換えられている。続く物理的アドレスの要求で、マッ
プＲＡＭは対応する論理的アドレスを得るためにアクセ
スされる。
【００１３】本発明の装置は、平行する三つの径路を有
するパイプライン構造を利用している。アドレス捕捉径
路は、メモリ管理ユニットによるテーブル探索期間中バ
ス情報に応じて論理的アドレスを決定し、格納する。翻
訳径路は、プログラム実行中メモリ管理ユニットが示す
物理的アドレスに応じてアドレス捕捉径路により決定さ
れ格納されている対応する論理的アドレスにアクセスし
て論理的アドレスをアナライザに供給する。転送径路
は、各物理的アドレスに対応するデータ・フィールドお
よび状態フィールドを提供する。データ・フィールドお
よび状態フィールドは、各物理的アドレスに対応する論
理的アドレスと共に同時にアナライザに供給される。
するパイプライン構造を利用している。アドレス捕捉径
路は、メモリ管理ユニットによるテーブル探索期間中バ
ス情報に応じて論理的アドレスを決定し、格納する。翻
訳径路は、プログラム実行中メモリ管理ユニットが示す
物理的アドレスに応じてアドレス捕捉径路により決定さ
れ格納されている対応する論理的アドレスにアクセスし
て論理的アドレスをアナライザに供給する。転送径路
は、各物理的アドレスに対応するデータ・フィールドお
よび状態フィールドを提供する。データ・フィールドお
よび状態フィールドは、各物理的アドレスに対応する論
理的アドレスと共に同時にアナライザに供給される。
【００１４】本発明の他の特徴によれば、メモリ管理ユ
ニットにより示される物理的アドレスを対応する論理的
アドレスに翻訳する方法が提供される。この方法は、テ
ーブル・アドレスをメモリ管理ユニットによるテーブル
探索の各レベルでテーブル・アクセス・アドレスから差
引いて論理的アドレス部分を発生するステップ、および
論理的アドレス部分を論理的アドレスに組合せるステッ
プから構成される。
ニットにより示される物理的アドレスを対応する論理的
アドレスに翻訳する方法が提供される。この方法は、テ
ーブル・アドレスをメモリ管理ユニットによるテーブル
探索の各レベルでテーブル・アクセス・アドレスから差
引いて論理的アドレス部分を発生するステップ、および
論理的アドレス部分を論理的アドレスに組合せるステッ
プから構成される。
【００１５】
【実施例】マイクロプロセッサ・システムの簡略ブロッ
ク図を図１に示す。マイクロプロセッサ１０は、実行ユ
ニット１２、メモリ管理ユニット１４、およびバス制御
ユニット１６を備えている。実行ユニット１２は、プロ
グラム実行中に論理的アドレスおよびデータを発生す
る。論理的アドレスはメモリ管理ユニット１４に供給さ
れ、このユニットは論理的アドレスを物理的アドレスに
翻訳する。実行ユニット１２からのデータ、メモリ管理
ユニット１４からの物理的アドレス、および状態情報
は、バス制御ユニット１６によりシステム・バス２０に
結合される。物理的アドレスはバス２０によりメモリ・
ユニット２２に結合され、メモリ・ユニット２２の指定
記憶場所にアクセスする。論理的アドレス空間の異なる
ページを必要に応じて大容量記憶装置ユニット（図示せ
ず）からメモリ・ユニット２２に転送することができ
る。
ク図を図１に示す。マイクロプロセッサ１０は、実行ユ
ニット１２、メモリ管理ユニット１４、およびバス制御
ユニット１６を備えている。実行ユニット１２は、プロ
グラム実行中に論理的アドレスおよびデータを発生す
る。論理的アドレスはメモリ管理ユニット１４に供給さ
れ、このユニットは論理的アドレスを物理的アドレスに
翻訳する。実行ユニット１２からのデータ、メモリ管理
ユニット１４からの物理的アドレス、および状態情報
は、バス制御ユニット１６によりシステム・バス２０に
結合される。物理的アドレスはバス２０によりメモリ・
ユニット２２に結合され、メモリ・ユニット２２の指定
記憶場所にアクセスする。論理的アドレス空間の異なる
ページを必要に応じて大容量記憶装置ユニット（図示せ
ず）からメモリ・ユニット２２に転送することができ
る。
【００１６】マイクロプロセッサ１０の重要な特徴は、
実行ユニット１２およびメモリ管理ユニット１４が同じ
集積回路に設置されていることである。プログラム実行
中実行ユニット１２により発生された論理的アドレス
は、マイクロプロセッサ１０の外部ピンでは利用でき
ず、したがって外部解析システムでは監視することがで
きない。このようなマイクロプロセッサの一例はＭＣ６
８０３０プロセッサである。上述のように、プログラム
実行中に論理的アドレスを決定できないということはマ
イクロプロセッサ動作の解析および監視に際し重大な短
所である。本発明によれば、プロセッサ１０によるテー
ブル探索中に論理的アドレスを決定して格納し、続いて
プロセッサ１０によるプログラム実行中に物理的アドレ
スを論理的アドレスに翻訳する方法および装置が提供さ
れる。本発明は、メモリ管理ユニットおよび実行ユニッ
トが同じ集積回路に載っているときでもマイクロプロセ
ッサ動作の解析を行うことができる。
実行ユニット１２およびメモリ管理ユニット１４が同じ
集積回路に設置されていることである。プログラム実行
中実行ユニット１２により発生された論理的アドレス
は、マイクロプロセッサ１０の外部ピンでは利用でき
ず、したがって外部解析システムでは監視することがで
きない。このようなマイクロプロセッサの一例はＭＣ６
８０３０プロセッサである。上述のように、プログラム
実行中に論理的アドレスを決定できないということはマ
イクロプロセッサ動作の解析および監視に際し重大な短
所である。本発明によれば、プロセッサ１０によるテー
ブル探索中に論理的アドレスを決定して格納し、続いて
プロセッサ１０によるプログラム実行中に物理的アドレ
スを論理的アドレスに翻訳する方法および装置が提供さ
れる。本発明は、メモリ管理ユニットおよび実行ユニッ
トが同じ集積回路に載っているときでもマイクロプロセ
ッサ動作の解析を行うことができる。
【００１７】テーブル検索は、実行プログラムが要求す
る論理的アドレスを物理的アドレスに翻訳するためにプ
ロセッサ１０により行われ、物理的アドレスはメモリ・
ユニット２２にアクセスするのに使用される。上に説明
したように、アドレスはページと呼ばれるブロックに共
に分類されている。ブロックは典型的には同じ大きさで
あるが、異なる大きさの場合もある。ＭＣ６８０３０プ
ロセッサのメモリ管理ユニットでのページの大きさは、
２５６バイトから３２Ｋバイトまでに構成することがで
きる。ページの大きさの選択は典型的にはプロセッサ・
ブートストラップ・プログラムを実行するときに行われ
る。メモリ管理ユニット１４は、所定数の論理的対物理
的アドレス翻訳を保持するアドレス翻訳キャッシュ２４
を備えている。論理的アドレスのページが実行ユニット
１２により要求されると、メモリ管理ユニット１４はテ
ーブル探索を行って物理的ページ・アドレスを決定し、
論理的対物理的翻訳をアドレス翻訳キャッシュに格納す
る。アドレス翻訳キャッシュが一杯になると、「最近最
も少く使用された（ｌｅａｓｔ ｒｅｃｅｎｔｌｙｕｓ
ｅｄ）」として知られているアルゴリズムが、要求され
た次の論理ページを収容するよう取除くことができるエ
ントリを決定する。アドレス翻訳キャッシュは最近最も
多く使用された翻訳を保持しているので、これらページ
への後続アクセスは物理的アドレスを得るのにテーブル
探索を繰返す必要がない。その代り、アドレス翻訳キャ
ッシュは、要求された論理的アドレスで索引され、物理
的アドレスを出力する。
る論理的アドレスを物理的アドレスに翻訳するためにプ
ロセッサ１０により行われ、物理的アドレスはメモリ・
ユニット２２にアクセスするのに使用される。上に説明
したように、アドレスはページと呼ばれるブロックに共
に分類されている。ブロックは典型的には同じ大きさで
あるが、異なる大きさの場合もある。ＭＣ６８０３０プ
ロセッサのメモリ管理ユニットでのページの大きさは、
２５６バイトから３２Ｋバイトまでに構成することがで
きる。ページの大きさの選択は典型的にはプロセッサ・
ブートストラップ・プログラムを実行するときに行われ
る。メモリ管理ユニット１４は、所定数の論理的対物理
的アドレス翻訳を保持するアドレス翻訳キャッシュ２４
を備えている。論理的アドレスのページが実行ユニット
１２により要求されると、メモリ管理ユニット１４はテ
ーブル探索を行って物理的ページ・アドレスを決定し、
論理的対物理的翻訳をアドレス翻訳キャッシュに格納す
る。アドレス翻訳キャッシュが一杯になると、「最近最
も少く使用された（ｌｅａｓｔ ｒｅｃｅｎｔｌｙｕｓ
ｅｄ）」として知られているアルゴリズムが、要求され
た次の論理ページを収容するよう取除くことができるエ
ントリを決定する。アドレス翻訳キャッシュは最近最も
多く使用された翻訳を保持しているので、これらページ
への後続アクセスは物理的アドレスを得るのにテーブル
探索を繰返す必要がない。その代り、アドレス翻訳キャ
ッシュは、要求された論理的アドレスで索引され、物理
的アドレスを出力する。
【００１８】ＭＣ６８０３０マイクロプロセッサのメモ
リ管理ユニット１４のアドレス翻訳キャッシュは大きさ
が２２エントリに制限されている。物理的メモリ（メモ
リ・ユニット２２）の一部にあるテーブル構造は、物理
的メモリに実際に存在する実行プログラムの部分を識別
する。メモリ管理ユニット１４は、アドレス翻訳キャッ
シュに入っていない所要論理ページに対応する物理的ペ
ージを決定するときテーブル構造にアクセスする。テー
ブル構造にアクセスするプロセスをテーブル探索プロセ
スまたはテーブル歩行プロセスと言う。ＭＣ６８０３０
プロセッサはデマンド・ページ式メモリ管理ユニットを
利用しているが、このユニットでは論理的アドレス対物
理的アドレス翻訳は、それが実行プログラムにより要求
されたときにだけ決定される。
リ管理ユニット１４のアドレス翻訳キャッシュは大きさ
が２２エントリに制限されている。物理的メモリ（メモ
リ・ユニット２２）の一部にあるテーブル構造は、物理
的メモリに実際に存在する実行プログラムの部分を識別
する。メモリ管理ユニット１４は、アドレス翻訳キャッ
シュに入っていない所要論理ページに対応する物理的ペ
ージを決定するときテーブル構造にアクセスする。テー
ブル構造にアクセスするプロセスをテーブル探索プロセ
スまたはテーブル歩行プロセスと言う。ＭＣ６８０３０
プロセッサはデマンド・ページ式メモリ管理ユニットを
利用しているが、このユニットでは論理的アドレス対物
理的アドレス翻訳は、それが実行プログラムにより要求
されたときにだけ決定される。
【００１９】テーブル構造は、メモリ管理ユニット１４
の構成により決まり、複数レベル組織を備えることがで
きる。テーブル構造のレベルの数は論理的アドレスの構
造に対応する。論理的アドレスの一例を図２に示すが、
これは図３に示すテーブル構造に対応する。テーブル構
造は、物理的メモリ内の必要なテーブル空間およびテー
ブル構造にアクセスするのに必要な時間を可能な限り少
くするよう柔軟性を備えている一方、メモリ管理の柔軟
性を示す。
の構成により決まり、複数レベル組織を備えることがで
きる。テーブル構造のレベルの数は論理的アドレスの構
造に対応する。論理的アドレスの一例を図２に示すが、
これは図３に示すテーブル構造に対応する。テーブル構
造は、物理的メモリ内の必要なテーブル空間およびテー
ブル構造にアクセスするのに必要な時間を可能な限り少
くするよう柔軟性を備えている一方、メモリ管理の柔軟
性を示す。
【００２０】図２に示す論理的アドレスは、８ビットの
ページ索引、および３レベルの論理的アドレス、各８ビ
ット、総計３２ビットを備えている。論理的アドレスの
三つの部分をレベルＡ、レベルＢ、およびレベルＣと名
付ける。ページ索引、すなわち論理的アドレスの最低位
の部分、は翻訳されない。その代り、ページ索引は物理
的ページの所要エントリを指示するのに直接使用され
る。この例でのページ索引は８ビットであるから、ペー
ジの大きさは２５６バイトである。ページ索引はＭＣ６
８０３０プロセッサでは最大１５ビットまでとすること
ができる。
ページ索引、および３レベルの論理的アドレス、各８ビ
ット、総計３２ビットを備えている。論理的アドレスの
三つの部分をレベルＡ、レベルＢ、およびレベルＣと名
付ける。ページ索引、すなわち論理的アドレスの最低位
の部分、は翻訳されない。その代り、ページ索引は物理
的ページの所要エントリを指示するのに直接使用され
る。この例でのページ索引は８ビットであるから、ペー
ジの大きさは２５６バイトである。ページ索引はＭＣ６
８０３０プロセッサでは最大１５ビットまでとすること
ができる。
【００２１】物理的アドレスにアクセスしなければなら
ないとき、およびアドレス翻訳キャッシュにそのページ
に対する論理的対物理的翻訳が入っていないときは、メ
モリ管理ユニット１４はテーブル探索プロセスを開始す
る。テーブル探索はテーブル構造の開始アドレスを決め
ることから始まる。メモリ管理ユニット１４のレジスタ
にはテーブル構造の開始アドレス、時にはルート・ポイ
ンタと言われることがある、が入っている。今度は図３
を参照すると、テーブル構造の開始アドレスすなわちル
ート・ポインタがテーブルＡの始めを指している。論理
的アドレスのレベルＡの部分はテーブルＡの開始アドレ
スに付加されてテーブルＡのアクセス・アドレスを得
る。テーブルＡのアクセス・アドレスに入っているデー
タ・エントリはテーブルＢの開始アドレスである。テー
ブルＡの他のエントリは他のレベルＢのテーブルを指
す。論理的アドレスのレベルＢの部分はテーブルＢの開
始アドレスに付加されてテーブルＢのアクセス・アドレ
スを得る。同様に、テーブルＢのアクセス・アドレスに
あるデータ・エントリはテーブルＣの開始アドレスであ
る。論理的アドレスのレベルＣの部分はテーブルＣの開
始アドレスに付加されてテーブルＣのアクセス・アドレ
スを発生する。テーブルＣにあるデータ・エントリは所
要の物理的アドレスである。物理的アドレスは、プロセ
ッサ１０に戻され、アドレス翻訳キャッシュに置かれ
る。テーブル探索プロセスは３レベルの探索を完了する
のに３バスサイクルを必要とする。
ないとき、およびアドレス翻訳キャッシュにそのページ
に対する論理的対物理的翻訳が入っていないときは、メ
モリ管理ユニット１４はテーブル探索プロセスを開始す
る。テーブル探索はテーブル構造の開始アドレスを決め
ることから始まる。メモリ管理ユニット１４のレジスタ
にはテーブル構造の開始アドレス、時にはルート・ポイ
ンタと言われることがある、が入っている。今度は図３
を参照すると、テーブル構造の開始アドレスすなわちル
ート・ポインタがテーブルＡの始めを指している。論理
的アドレスのレベルＡの部分はテーブルＡの開始アドレ
スに付加されてテーブルＡのアクセス・アドレスを得
る。テーブルＡのアクセス・アドレスに入っているデー
タ・エントリはテーブルＢの開始アドレスである。テー
ブルＡの他のエントリは他のレベルＢのテーブルを指
す。論理的アドレスのレベルＢの部分はテーブルＢの開
始アドレスに付加されてテーブルＢのアクセス・アドレ
スを得る。同様に、テーブルＢのアクセス・アドレスに
あるデータ・エントリはテーブルＣの開始アドレスであ
る。論理的アドレスのレベルＣの部分はテーブルＣの開
始アドレスに付加されてテーブルＣのアクセス・アドレ
スを発生する。テーブルＣにあるデータ・エントリは所
要の物理的アドレスである。物理的アドレスは、プロセ
ッサ１０に戻され、アドレス翻訳キャッシュに置かれ
る。テーブル探索プロセスは３レベルの探索を完了する
のに３バスサイクルを必要とする。
【００２２】テーブル探索プロセスは各レベルについて
下記アルゴリズムに従って動作する。レベルＮアクセス
・アドレス＝レベルＮテーブル・アドレス＋レベルＮ論
理的アドレス−−−（１）ここでレベルＮアクセス・ア
ドレスはテーブル探索プロセスの各バス・サイクルでプ
ロセッサ１０により供給されるアドレスであり、レベル
Ｎテーブル・アドレスは各テーブルの開始のアドレスで
あり、レベルＮ論理的アドレスは各テーブルの索引に使
用される論理的アドレスの部分である。レベルＮテーブ
ル・アドレスは、Ｎ−１バス・サイクルでテーブル構造
からメモリ管理ユニットに戻される。テーブル探索プロ
セスの第１レベルのアクセスで、レベルＡのテーブル・
アドレスはメモリ管理ユニットのルート・ポインタ・レ
ジスタに入れられる。
下記アルゴリズムに従って動作する。レベルＮアクセス
・アドレス＝レベルＮテーブル・アドレス＋レベルＮ論
理的アドレス−−−（１）ここでレベルＮアクセス・ア
ドレスはテーブル探索プロセスの各バス・サイクルでプ
ロセッサ１０により供給されるアドレスであり、レベル
Ｎテーブル・アドレスは各テーブルの開始のアドレスで
あり、レベルＮ論理的アドレスは各テーブルの索引に使
用される論理的アドレスの部分である。レベルＮテーブ
ル・アドレスは、Ｎ−１バス・サイクルでテーブル構造
からメモリ管理ユニットに戻される。テーブル探索プロ
セスの第１レベルのアクセスで、レベルＡのテーブル・
アドレスはメモリ管理ユニットのルート・ポインタ・レ
ジスタに入れられる。
【００２３】本発明のアドレス翻訳装置は、上述のテー
ブル探索プロセスを監視することにより特定の物理的ア
ドレスに対応する論理的アドレスを決定する。完全な物
理的アドレスを発生するのに必要な情報は論理的アドレ
スのレベルＡ、レベルＢ、およびレベルＣの部分であ
る。上に注記したように、論理的アドレスのページ索引
部分は翻訳されない。各レベルについての論理的アドレ
スの部分はレベルＮ論理的アドレスについて方程式
（１）を解くことにより決定される。レベルＮ論理的ア
ドレス＝レベルＮアクセス・アドレス−レベルＮテーブ
ル・アドレス−−−（２）レベルＮ・アクセス・アドレ
スは、テーブル探索プロセスの各バス・サイクル中にプ
ロセッサ１０のアドレス・バスにより供給される。レベ
ルＮテーブル・アドレスは、各Ｎ−１バス・サイクル中
にデータ・バス上に現われる。論理的アドレスの各部分
またはレベルがテーブル探索プロセス中に決定される
と、それは各論理的アドレスの部分を完全な論理的アド
レスに結びつけるレジスタに格納される。論理的アドレ
ス全体が構成されてしまえば、これはＲＡＭアレイに格
納される。
ブル探索プロセスを監視することにより特定の物理的ア
ドレスに対応する論理的アドレスを決定する。完全な物
理的アドレスを発生するのに必要な情報は論理的アドレ
スのレベルＡ、レベルＢ、およびレベルＣの部分であ
る。上に注記したように、論理的アドレスのページ索引
部分は翻訳されない。各レベルについての論理的アドレ
スの部分はレベルＮ論理的アドレスについて方程式
（１）を解くことにより決定される。レベルＮ論理的ア
ドレス＝レベルＮアクセス・アドレス−レベルＮテーブ
ル・アドレス−−−（２）レベルＮ・アクセス・アドレ
スは、テーブル探索プロセスの各バス・サイクル中にプ
ロセッサ１０のアドレス・バスにより供給される。レベ
ルＮテーブル・アドレスは、各Ｎ−１バス・サイクル中
にデータ・バス上に現われる。論理的アドレスの各部分
またはレベルがテーブル探索プロセス中に決定される
と、それは各論理的アドレスの部分を完全な論理的アド
レスに結びつけるレジスタに格納される。論理的アドレ
ス全体が構成されてしまえば、これはＲＡＭアレイに格
納される。
【００２４】本発明を組込んでいるエミュレーション・
システムを図４にブロック図の形で示す。プローブ７０
はプロセッサ１０に接続する。プローブ７０は、ケーブ
ル７２によりエミュレータ・ポッド７４に接続されてい
る。エミュレータ・ポッド７４の機能は従来どおりのエ
ミュレーション特徴を示すことである。状態フィール
ド、データ・フィールド、アドレス・フィールド、およ
びクロック信号は、エミュレータ・ポッド７４からアド
レス翻訳ユニット７６に接続される。状態、データ、お
よびアドレスの各フィールドはプロセッサ・バス２０に
載っている情報と実質的に同じ情報を備えている。アド
レス・フィールドには実行ユニット１２から要求された
物理的アドレスが入っている。アドレス翻訳ユニット７
６はプロセッサから供給された物理的アドレスを論理的
アドレスに翻訳し、論理的アドレス、データ、および状
態の各フィールドを状態アナライザ７８に供給する。状
態アナライザ７８は、プログラム実行中にプロセッサ１
０からの論理的アドレス、データ、および状態の各情報
を利用してプロセッサの動作を解析し、測定する。
システムを図４にブロック図の形で示す。プローブ７０
はプロセッサ１０に接続する。プローブ７０は、ケーブ
ル７２によりエミュレータ・ポッド７４に接続されてい
る。エミュレータ・ポッド７４の機能は従来どおりのエ
ミュレーション特徴を示すことである。状態フィール
ド、データ・フィールド、アドレス・フィールド、およ
びクロック信号は、エミュレータ・ポッド７４からアド
レス翻訳ユニット７６に接続される。状態、データ、お
よびアドレスの各フィールドはプロセッサ・バス２０に
載っている情報と実質的に同じ情報を備えている。アド
レス・フィールドには実行ユニット１２から要求された
物理的アドレスが入っている。アドレス翻訳ユニット７
６はプロセッサから供給された物理的アドレスを論理的
アドレスに翻訳し、論理的アドレス、データ、および状
態の各フィールドを状態アナライザ７８に供給する。状
態アナライザ７８は、プログラム実行中にプロセッサ１
０からの論理的アドレス、データ、および状態の各情報
を利用してプロセッサの動作を解析し、測定する。
【００２５】本発明によるアドレス翻訳ユニット７６の
ブロック図を図５に示す。アドレス翻訳ユニットは、プ
ロセッサ・バス・サイクル情報をエミュレータ・ポッド
７４から受取る。プロセッサ・バス・サイクル情報には
アドレス・フィールド１０２、データ・フィールド１０
４、および状態フィールド１０６がある。アドレス・フ
ィールドおよびデータ・フィールド１０２、１０４は各
３２ビットであり、状態フィールド１０６は１６ビット
である。アドレス・フィールド１０２は通常物理的アド
レスが入っている。エミュレータ・ポッド７４から受取
ったクロック１０８は、プロセッサの活性低アドレス・
ストローブ（ＬＡＳ）の遲延したものである。エミュレ
ータ・ポッド７４からのバス・サイクル情報はポッド・
インターフェース・レジスタ１１０に格納される。状態
アナライザ７８への出力は解析インターフェース・レジ
スタ１２０に格納される。解析インターフェース・レジ
スタ１２０は、データ・フィールド１０４、状態フィー
ルド１０６、およびアドレス・フィールド１２２を受取
る。アドレス・フィールド１２２は普通論理的アドレス
であるが、或る場合には以下に記すように物理的アドレ
スであることもある。アドレス翻訳ユニットは、パイプ
ライン構造を利用してＭＣ６８０３０プロセッサの３３
メガヘルツのバス速度を処理する。パイプラインは高速
動作を行う共通使用構造である。情報はパイプラインの
数段を通して順次転送され、動作は各段で行われる。各
段は機能回路および段レジスタを備えている。パイプラ
インの各段で異なる機能が同時に行われるから、全体の
動作速度は大きい。
ブロック図を図５に示す。アドレス翻訳ユニットは、プ
ロセッサ・バス・サイクル情報をエミュレータ・ポッド
７４から受取る。プロセッサ・バス・サイクル情報には
アドレス・フィールド１０２、データ・フィールド１０
４、および状態フィールド１０６がある。アドレス・フ
ィールドおよびデータ・フィールド１０２、１０４は各
３２ビットであり、状態フィールド１０６は１６ビット
である。アドレス・フィールド１０２は通常物理的アド
レスが入っている。エミュレータ・ポッド７４から受取
ったクロック１０８は、プロセッサの活性低アドレス・
ストローブ（ＬＡＳ）の遲延したものである。エミュレ
ータ・ポッド７４からのバス・サイクル情報はポッド・
インターフェース・レジスタ１１０に格納される。状態
アナライザ７８への出力は解析インターフェース・レジ
スタ１２０に格納される。解析インターフェース・レジ
スタ１２０は、データ・フィールド１０４、状態フィー
ルド１０６、およびアドレス・フィールド１２２を受取
る。アドレス・フィールド１２２は普通論理的アドレス
であるが、或る場合には以下に記すように物理的アドレ
スであることもある。アドレス翻訳ユニットは、パイプ
ライン構造を利用してＭＣ６８０３０プロセッサの３３
メガヘルツのバス速度を処理する。パイプラインは高速
動作を行う共通使用構造である。情報はパイプラインの
数段を通して順次転送され、動作は各段で行われる。各
段は機能回路および段レジスタを備えている。パイプラ
インの各段で異なる機能が同時に行われるから、全体の
動作速度は大きい。
【００２６】図５に示すアドレス翻訳ユニットのパイプ
ライン構造にはエミュレータ・ポッド７４からの入力と
状態アナライザ７８への出力との間に三つの並列径路が
ある。物理的径路１２４は、物理的アドレス、データ、
および状態の各フィールドをエミュレータ・ポッドから
状態アナライザ７８へ転送する。翻訳径路１２６は、物
理的アドレス対論理的アドレスの翻訳を行う。アドレス
捕捉径路１２８は、メモリ管理ユニットによるテーブル
探索中に論理的アドレスを決定する。物理的径路１２４
および翻訳径路１２６は同数のパイプライン段を備えて
いるので物理的アドレスは論理的アドレスと同時にアド
レス選択器に到着する。アドレス捕捉径路１２８の所有
する段数は物理的径路および翻訳径路の段数より少い。
論理的アドレスが発生し終ってから、これは翻訳径路１
２６に転送される。
ライン構造にはエミュレータ・ポッド７４からの入力と
状態アナライザ７８への出力との間に三つの並列径路が
ある。物理的径路１２４は、物理的アドレス、データ、
および状態の各フィールドをエミュレータ・ポッドから
状態アナライザ７８へ転送する。翻訳径路１２６は、物
理的アドレス対論理的アドレスの翻訳を行う。アドレス
捕捉径路１２８は、メモリ管理ユニットによるテーブル
探索中に論理的アドレスを決定する。物理的径路１２４
および翻訳径路１２６は同数のパイプライン段を備えて
いるので物理的アドレスは論理的アドレスと同時にアド
レス選択器に到着する。アドレス捕捉径路１２８の所有
する段数は物理的径路および翻訳径路の段数より少い。
論理的アドレスが発生し終ってから、これは翻訳径路１
２６に転送される。
【００２７】アドレス・フィールド１０２、データ・フ
ィールド１０４、および状態フィールド１０６は、クロ
ック１０８によりポッド・インターフェース・レジスタ
１１０に転送される。クロック１０８はまた、アドレス
・フィールド１０２をアドレス・シフト・レジスタ１３
０に転送し、ポッド・インターフェース・レジスタ１１
０の出力からデータ・フィールド１０４を現在テーブル
・アドレス（ＣＴＡ）レジスタ１３２に転送する。アド
レス・シフト・レジスタ１３０の出力は減算器１３４の
一つの入力に接続されており、ＣＴＡレジスタ１３２の
出力は減算器１３４の他の入力に接続されている。減算
器１３４は、減算の結果を保持するレジスタ１３４ａを
備えている。減算器レジスタ１３４ａの出力は、バレル
シフタ１３６の入力に接続されている。バレルシフタ１
３６の出力は論理的アドレス・ビルダ１３８の入力に接
続されている。バレルシフタ１３６および論理的アドレ
ス・ビルダ１３８は、レジスタ・ファイル１４０から
の、それぞれシフト信号および保持信号により制御され
る。レジスタ・ファイル１４０は、テーブル探索制御器
１４２により制御される。テーブル探索制御器は図６に
示すようにアドレス翻訳ユニットの動作を制御する信号
を発生する。アドレス・シフト・レジスタ１３０、ＣＴ
Ａレジスタ１３２、減算器１３４、バレルシフタ１３
６、論理的アドレス・ビルダ１３８、レジスタ・ファイ
ル１４０、およびテーブル探索制御器１４２は、アドレ
ス翻訳ユニットのアドレス捕捉径路１２８の要素から構
成されている。
ィールド１０４、および状態フィールド１０６は、クロ
ック１０８によりポッド・インターフェース・レジスタ
１１０に転送される。クロック１０８はまた、アドレス
・フィールド１０２をアドレス・シフト・レジスタ１３
０に転送し、ポッド・インターフェース・レジスタ１１
０の出力からデータ・フィールド１０４を現在テーブル
・アドレス（ＣＴＡ）レジスタ１３２に転送する。アド
レス・シフト・レジスタ１３０の出力は減算器１３４の
一つの入力に接続されており、ＣＴＡレジスタ１３２の
出力は減算器１３４の他の入力に接続されている。減算
器１３４は、減算の結果を保持するレジスタ１３４ａを
備えている。減算器レジスタ１３４ａの出力は、バレル
シフタ１３６の入力に接続されている。バレルシフタ１
３６の出力は論理的アドレス・ビルダ１３８の入力に接
続されている。バレルシフタ１３６および論理的アドレ
ス・ビルダ１３８は、レジスタ・ファイル１４０から
の、それぞれシフト信号および保持信号により制御され
る。レジスタ・ファイル１４０は、テーブル探索制御器
１４２により制御される。テーブル探索制御器は図６に
示すようにアドレス翻訳ユニットの動作を制御する信号
を発生する。アドレス・シフト・レジスタ１３０、ＣＴ
Ａレジスタ１３２、減算器１３４、バレルシフタ１３
６、論理的アドレス・ビルダ１３８、レジスタ・ファイ
ル１４０、およびテーブル探索制御器１４２は、アドレ
ス翻訳ユニットのアドレス捕捉径路１２８の要素から構
成されている。
【００２８】クロック１０８は、連続する遅延線１５
０、１５２、１５４、および１５６を通して結合されて
おり、遅延線の各々の遅れは約５０ナノ秒である。。遅
延線１５０、１５２、１５４および１５６の出力はパイ
プライン式アドレス翻訳ユニットの動作を制御するため
の遅延クロックを発生する。パイプライン構造の翻訳径
路１２６にはオフセット保持レジスタ１７０がある。ポ
ッド・インターフェース・レジスタ１１０の出力にある
アドレス・フィールド１０２はオフセット保持レジスタ
１７０の入力に接続されている。オフセット保持レジス
タ１７０は遅延線１５０の出力によりストローブされ
る。オフセット保持レジスタ１７０の出力はマッパ１７
２の入力に接続されている。
０、１５２、１５４、および１５６を通して結合されて
おり、遅延線の各々の遅れは約５０ナノ秒である。。遅
延線１５０、１５２、１５４および１５６の出力はパイ
プライン式アドレス翻訳ユニットの動作を制御するため
の遅延クロックを発生する。パイプライン構造の翻訳径
路１２６にはオフセット保持レジスタ１７０がある。ポ
ッド・インターフェース・レジスタ１１０の出力にある
アドレス・フィールド１０２はオフセット保持レジスタ
１７０の入力に接続されている。オフセット保持レジス
タ１７０は遅延線１５０の出力によりストローブされ
る。オフセット保持レジスタ１７０の出力はマッパ１７
２の入力に接続されている。
【００２９】マッパ１７２は、アドレス・フィールド１
０２の物理的アドレスを、物理的対論理的アドレス翻訳
を格納しているマップＲＡＭにアクセスするに適するア
ドレスに変換する。マッパ１７２はまた物理的アドレス
をチェックして翻訳をアドレス翻訳ユニットにより行う
ことができるアドレスの許容範囲内にあるか判定する。
物理的アドレスは、マッパ１７２で許容アドレス範囲の
下方境界とおよび許容アドレス範囲の上方境界と比較さ
れる。物理的アドレスが翻訳を行うことができるアドレ
スの許容範囲の外側にあるときは「マップせず」の信号
が発生する。物理的アドレスがアドレスの許容範囲の内
部にあるときは、パターンが物理的アドレスに付加され
て「マップ後物理的アドレス」を発生する。或る場合に
は、アドレスの許容範囲内部にあっても物理的アドレス
を翻訳することができないことがある。この場合には、
マップ１７２は、その特定の物理的アドレスが有効で且
つ翻訳できるか否かを示すタグ・ビットを発生する。こ
のようにして、マップせず信号およびタグ・ビットが共
に、アドレス翻訳ユニットが翻訳を行わなかった物理的
アドレスを識別する。
０２の物理的アドレスを、物理的対論理的アドレス翻訳
を格納しているマップＲＡＭにアクセスするに適するア
ドレスに変換する。マッパ１７２はまた物理的アドレス
をチェックして翻訳をアドレス翻訳ユニットにより行う
ことができるアドレスの許容範囲内にあるか判定する。
物理的アドレスは、マッパ１７２で許容アドレス範囲の
下方境界とおよび許容アドレス範囲の上方境界と比較さ
れる。物理的アドレスが翻訳を行うことができるアドレ
スの許容範囲の外側にあるときは「マップせず」の信号
が発生する。物理的アドレスがアドレスの許容範囲の内
部にあるときは、パターンが物理的アドレスに付加され
て「マップ後物理的アドレス」を発生する。或る場合に
は、アドレスの許容範囲内部にあっても物理的アドレス
を翻訳することができないことがある。この場合には、
マップ１７２は、その特定の物理的アドレスが有効で且
つ翻訳できるか否かを示すタグ・ビットを発生する。こ
のようにして、マップせず信号およびタグ・ビットが共
に、アドレス翻訳ユニットが翻訳を行わなかった物理的
アドレスを識別する。
【００３０】マッパ１７２の出力は、マップ保持レジス
タ１７４の入力に接続されている。マップ保持レジスタ
１７４は遅延線１５２の出力によりストローブされてい
る。マップ保持レジスタ１７４の出力は、マップＲＡＭ
１７６のアドレス入力およびタグＲＡＭ１７８のアドレ
ス入力に接続されている。タグＲＡＭ１７８は、マップ
ＲＡＭ１７６の各記憶場所について１ビットを備えてお
り、各マップＲＡＭの記憶場所にあるデータが有効局部
アドレスを表わしているか否かを示す。マップＲＡＭ１
７６は、局部アドレス・ビルダ１３８からデータ入力
を、およびレジスタ・ファイル１４０から書込ストロー
ブ信号を受取る。マップＲＡＭ１７６およびタグＲＡＭ
１７８の出力は、局部アドレス保持およびタグ保持レジ
スタ１８０の入力と接続されている。レジスタ１８０は
遅延線１５４の出力によりストローブされる。レジスタ
１８０の出力は、アドレス・マルチプレクサ１８２の一
つの入力に接続されている。アドレス・マルチプレクサ
１８２は、タグＲＡＭ１７８からのタグ・ビットおよび
マッパ１７２からのマップせず信号により制御される。
オフセット保持レジスタ１７０、マッパ１７２、マップ
保持レジスタ１７４、マップＲＡＭ１７６、タグＲＡＭ
１７８、レジスタ１８０、およびアドレス・マルチプレ
クサ１８２は、パイプライン構造のアドレス翻訳径路１
２６の要素を構成している。
タ１７４の入力に接続されている。マップ保持レジスタ
１７４は遅延線１５２の出力によりストローブされてい
る。マップ保持レジスタ１７４の出力は、マップＲＡＭ
１７６のアドレス入力およびタグＲＡＭ１７８のアドレ
ス入力に接続されている。タグＲＡＭ１７８は、マップ
ＲＡＭ１７６の各記憶場所について１ビットを備えてお
り、各マップＲＡＭの記憶場所にあるデータが有効局部
アドレスを表わしているか否かを示す。マップＲＡＭ１
７６は、局部アドレス・ビルダ１３８からデータ入力
を、およびレジスタ・ファイル１４０から書込ストロー
ブ信号を受取る。マップＲＡＭ１７６およびタグＲＡＭ
１７８の出力は、局部アドレス保持およびタグ保持レジ
スタ１８０の入力と接続されている。レジスタ１８０は
遅延線１５４の出力によりストローブされる。レジスタ
１８０の出力は、アドレス・マルチプレクサ１８２の一
つの入力に接続されている。アドレス・マルチプレクサ
１８２は、タグＲＡＭ１７８からのタグ・ビットおよび
マッパ１７２からのマップせず信号により制御される。
オフセット保持レジスタ１７０、マッパ１７２、マップ
保持レジスタ１７４、マップＲＡＭ１７６、タグＲＡＭ
１７８、レジスタ１８０、およびアドレス・マルチプレ
クサ１８２は、パイプライン構造のアドレス翻訳径路１
２６の要素を構成している。
【００３１】マップＲＡＭ１７６は物理的記憶装置の各
ページに対する翻訳を保持するに充分な容量を備えてい
る。好適実施例では、マップＲＡＭは、各々が２４ビッ
トの、６４Ｋの記憶場所を備えている。２４ビットは論
理的アドレスの上位ビットに対応する。タグＲＡＭ１７
８は、マップＲＡＭ１７６の各記憶場所に対応する１ビ
ットの記憶場所を備えている。したがって、好適実施例
では、タグＲＡＭ１７８は６４Ｋ×１ビットである。
ページに対する翻訳を保持するに充分な容量を備えてい
る。好適実施例では、マップＲＡＭは、各々が２４ビッ
トの、６４Ｋの記憶場所を備えている。２４ビットは論
理的アドレスの上位ビットに対応する。タグＲＡＭ１７
８は、マップＲＡＭ１７６の各記憶場所に対応する１ビ
ットの記憶場所を備えている。したがって、好適実施例
では、タグＲＡＭ１７８は６４Ｋ×１ビットである。
【００３２】パイプライン構造の物理的径路１２４に
は、レジスタ１９０、１９２、および１９４がある。ア
ドレス・フィールド１０２、データ・フィールド１０
４、および状態フィールドは、ポッド・インターフェー
ス・レジスタ１１０、レジスタ１９０、レジスタ１９
２、レジスタ１９４を通して解析インターフェース・レ
ジスタ１２０に順次移動する。レジスタ１９０は遲延線
１５０の出力によりストローブされ、レジスタ１９２は
遲延線１５２の出力によりストローブされ、レジスタ１
９４は遲延線１５４の出力によりストローブされ、解析
インターフェース・レジスタ１２０は遲延線１５６の出
力によりストローブされる。
は、レジスタ１９０、１９２、および１９４がある。ア
ドレス・フィールド１０２、データ・フィールド１０
４、および状態フィールドは、ポッド・インターフェー
ス・レジスタ１１０、レジスタ１９０、レジスタ１９
２、レジスタ１９４を通して解析インターフェース・レ
ジスタ１２０に順次移動する。レジスタ１９０は遲延線
１５０の出力によりストローブされ、レジスタ１９２は
遲延線１５２の出力によりストローブされ、レジスタ１
９４は遲延線１５４の出力によりストローブされ、解析
インターフェース・レジスタ１２０は遲延線１５６の出
力によりストローブされる。
【００３３】レジスタ１９４の出力で、アドレス・フィ
ールドの最下位８ビットがバス１９６により直接解析イ
ンターフェース・レジスタ１２０に結合されている。ア
ドレス・フィールドの上位２４ビットはバス１９８によ
りアドレス・マルチプレクサ１８２の他の入力に接続さ
れている。物理的アドレスの下位８ビットは、論理的ア
ドレスの下位８ビットと同じでページ索引を表わしてい
る。物理的アドレスの下位８ビットは変らないので、こ
れらは解析インターフェース１２０に直接接続されてお
り、アドレス翻訳プロセスの一部ではない。アドレス・
マルチプレクサ１８２は、タグ・ビットおよびマッパ１
７２のマップせず出力の状態によりレジスタ１８０から
の論理的アドレスかまたはレジスタ１９４からの物理的
アドレスかを選択する。或る場合には、物理的アドレス
から論理的アドレスへの翻訳を行うことができず、物理
的アドレスが状態アナライザ７８に供給される。マップ
せず信号が活性で物理的アドレスが翻訳ユニットの許容
アドレス範囲の外側にあることを示しているとき、また
はタグ・ビットが活性で物理的アドレスが許容アドレス
範囲内にあるが翻訳されないことを示しているとき、物
理的アドレスはマルチプレクサ１８２により供給され
る。
ールドの最下位８ビットがバス１９６により直接解析イ
ンターフェース・レジスタ１２０に結合されている。ア
ドレス・フィールドの上位２４ビットはバス１９８によ
りアドレス・マルチプレクサ１８２の他の入力に接続さ
れている。物理的アドレスの下位８ビットは、論理的ア
ドレスの下位８ビットと同じでページ索引を表わしてい
る。物理的アドレスの下位８ビットは変らないので、こ
れらは解析インターフェース１２０に直接接続されてお
り、アドレス翻訳プロセスの一部ではない。アドレス・
マルチプレクサ１８２は、タグ・ビットおよびマッパ１
７２のマップせず出力の状態によりレジスタ１８０から
の論理的アドレスかまたはレジスタ１９４からの物理的
アドレスかを選択する。或る場合には、物理的アドレス
から論理的アドレスへの翻訳を行うことができず、物理
的アドレスが状態アナライザ７８に供給される。マップ
せず信号が活性で物理的アドレスが翻訳ユニットの許容
アドレス範囲の外側にあることを示しているとき、また
はタグ・ビットが活性で物理的アドレスが許容アドレス
範囲内にあるが翻訳されないことを示しているとき、物
理的アドレスはマルチプレクサ１８２により供給され
る。
【００３４】パイプライン構造の各段は、図５を参照し
て識別することができる。ポッド・インターフェース・
レジスタ１１０、アドレス・シフト・レジスタ１３０、
およびＣＴＡレジスタ１３２は、エミュレータ・ポッド
・インターフェース段を表わしており、これはクロック
１０８によりストローブされる。減算器レジスタ１３４
ａ、オフセット保持レジスタ１７０、およびレジスタ１
９０は、パイプラインの第１段を表わしており、これは
遲延線１５０の出力によりストローブされる。論理的ア
ドレス・ビルダ１３８、マップ保持レジスタ１７４、お
よびレジスタ１９２は、パイプラインの第２段を表わし
ており、これは遲延線１５２の出力によりストローブさ
れる。論理的アドレス保持およびタグ保持レジスタ１８
０、およびレジスタ１９４は、パイプラインの第３段を
表わしており、これは遲延線１５４の出力によりストロ
ーブされる。解析インターフェース・レジスタ１２０は
状態アナライザ７８とのインターフェースであり、遲延
線１５６の出力によりストローブされる。
て識別することができる。ポッド・インターフェース・
レジスタ１１０、アドレス・シフト・レジスタ１３０、
およびＣＴＡレジスタ１３２は、エミュレータ・ポッド
・インターフェース段を表わしており、これはクロック
１０８によりストローブされる。減算器レジスタ１３４
ａ、オフセット保持レジスタ１７０、およびレジスタ１
９０は、パイプラインの第１段を表わしており、これは
遲延線１５０の出力によりストローブされる。論理的ア
ドレス・ビルダ１３８、マップ保持レジスタ１７４、お
よびレジスタ１９２は、パイプラインの第２段を表わし
ており、これは遲延線１５２の出力によりストローブさ
れる。論理的アドレス保持およびタグ保持レジスタ１８
０、およびレジスタ１９４は、パイプラインの第３段を
表わしており、これは遲延線１５４の出力によりストロ
ーブされる。解析インターフェース・レジスタ１２０は
状態アナライザ７８とのインターフェースであり、遲延
線１５６の出力によりストローブされる。
【００３５】図５のアドレス翻訳ユニットの動作を図６
のパイプライン・タイミング図を参照して説明する。図
６の各縦欄は図５のアドレス翻訳ユニットの１パイプラ
イン・サイクルを表わす。９パイプライン・サイクルを
示してある。図６の最初の３パイプライン・サイクル中
に、プロセッサ１０は、テーブル歩行、またはテーブル
探索を行っており、翻訳ユニット７６のアドレス捕捉径
路１２８は、アドレス捕捉を行っている。テーブル探索
は、プロセッサにより発生され且つ状態フィールド１０
６に組込まれているテーブル信号により識別される。テ
ーブル探索は、物理的アドレス翻訳に対する所要論理が
メモリ管理ユニットのアドレス翻訳キャッシュ２４に入
っていないとき行われる。プロセッサを初期設定する
と、アドレス翻訳キャッシュは空であり、実行ユニット
１２によりメモリ・アクセスにはすべて対応する物理的
アドレスを決定するのにテーブル探索が必要である。テ
ーブル探索が行われるにつれて、アドレス翻訳ユニット
７６は後に説明するように将来の参照のため翻訳を格納
する。
のパイプライン・タイミング図を参照して説明する。図
６の各縦欄は図５のアドレス翻訳ユニットの１パイプラ
イン・サイクルを表わす。９パイプライン・サイクルを
示してある。図６の最初の３パイプライン・サイクル中
に、プロセッサ１０は、テーブル歩行、またはテーブル
探索を行っており、翻訳ユニット７６のアドレス捕捉径
路１２８は、アドレス捕捉を行っている。テーブル探索
は、プロセッサにより発生され且つ状態フィールド１０
６に組込まれているテーブル信号により識別される。テ
ーブル探索は、物理的アドレス翻訳に対する所要論理が
メモリ管理ユニットのアドレス翻訳キャッシュ２４に入
っていないとき行われる。プロセッサを初期設定する
と、アドレス翻訳キャッシュは空であり、実行ユニット
１２によりメモリ・アクセスにはすべて対応する物理的
アドレスを決定するのにテーブル探索が必要である。テ
ーブル探索が行われるにつれて、アドレス翻訳ユニット
７６は後に説明するように将来の参照のため翻訳を格納
する。
【００３６】テーブル探索が図２および図３に示し且つ
上に説明した例に従ってプロセッサにより開始されてい
ると仮定する。図６のパイプライン・サイクル１で示す
ようなテーブル探索の第１段階で、テーブルＡのアクセ
ス・アドレスがアドレス・フィールド１０２に現われ、
アドレス・シフト・レジスタ１３０に格納される。上に
説明したように、テーブルＡの開始アドレスまたはルー
ト・ポインタは、ＭＣ６８０３０プロセッサでは外部か
ら利用できない。それ故、テーブル探索プロセスの第１
段階中、０をＣＴＡレジスタ１３２にロードする。正し
い論理的アドレスが本発明に従って確実に決定されるた
めには、プロセッサのユーザはプロセッサのルート・ポ
インタ・レジスタの下位８ビットを０に設定しなければ
ならない。この必要条件はプロセッサのユーザに重大な
制限を課すものではない。
上に説明した例に従ってプロセッサにより開始されてい
ると仮定する。図６のパイプライン・サイクル１で示す
ようなテーブル探索の第１段階で、テーブルＡのアクセ
ス・アドレスがアドレス・フィールド１０２に現われ、
アドレス・シフト・レジスタ１３０に格納される。上に
説明したように、テーブルＡの開始アドレスまたはルー
ト・ポインタは、ＭＣ６８０３０プロセッサでは外部か
ら利用できない。それ故、テーブル探索プロセスの第１
段階中、０をＣＴＡレジスタ１３２にロードする。正し
い論理的アドレスが本発明に従って確実に決定されるた
めには、プロセッサのユーザはプロセッサのルート・ポ
インタ・レジスタの下位８ビットを０に設定しなければ
ならない。この必要条件はプロセッサのユーザに重大な
制限を課すものではない。
【００３７】パイプラインの第２サイクルで、減算器１
３４はテーブルＡのアクセス・アドレスとテーブルＡの
アドレス（０）との差を求め、結果（レベルＡの論理的
アドレスの部分）を減算器レジスタ１３４ａに格納す
る。第１のパイプライン・サイクル中に、プロセッサは
テーブルＡのアクセス・アドレスにより指定されたテー
ブルＡの特定のエントリにアクセスした。第１のパイプ
ライン中にテーブルＡからデータ・フィールド１０４に
戻されたデータはテーブルＢアドレスである。テーブル
Ｂアドレスは、ポッド・インターフェース・レジスタ１
１０の出力からＣＴＡレジスタ１３２にロードされ、テ
ーブルＢアクセス・アドレスは、第２パイプライン・サ
イクル中に到来アドレス・フィールド１０２からアドレ
ス・シフト・レジスタ１３０にロードされる。第２のパ
イライン・サイクル中にテーブルＢから戻されたデータ
・フィールドはテーブルＣアクセス・アドレスである。
３４はテーブルＡのアクセス・アドレスとテーブルＡの
アドレス（０）との差を求め、結果（レベルＡの論理的
アドレスの部分）を減算器レジスタ１３４ａに格納す
る。第１のパイプライン・サイクル中に、プロセッサは
テーブルＡのアクセス・アドレスにより指定されたテー
ブルＡの特定のエントリにアクセスした。第１のパイプ
ライン中にテーブルＡからデータ・フィールド１０４に
戻されたデータはテーブルＢアドレスである。テーブル
Ｂアドレスは、ポッド・インターフェース・レジスタ１
１０の出力からＣＴＡレジスタ１３２にロードされ、テ
ーブルＢアクセス・アドレスは、第２パイプライン・サ
イクル中に到来アドレス・フィールド１０２からアドレ
ス・シフト・レジスタ１３０にロードされる。第２のパ
イライン・サイクル中にテーブルＢから戻されたデータ
・フィールドはテーブルＣアクセス・アドレスである。
【００３８】テーブルＣアクセス・アドレスは、第３の
パイプライン・サイクル中にＣＴＡレジスタ１３２にロ
ードされ、テーブルＣアクセス・アドレスはアドレス・
シフト・レジスタ１３０にロードされる。第３のパイプ
ライン・サイクル中、減算器１３４はテーブルＢアクセ
ス・アドレスとテーブルＢアドレスとの間の差を求め、
結果（レベルＢの論理的アドレスの部分）を減算器レジ
スタ１３４ａに格納する。また第３パイプライン・サイ
クル中、レベルＡの論理的アドレスの部分は、後に更に
詳細に説明するように論理的アドレス・ビルダ１３８の
レベルＡの部分にロードされる。第４のパイプライン・
サイクル中に、レベルＣの論理的アドレスの部分が、テ
ーブルＣアクセス・アドレスとテーブルＣアドレスとの
間の差として決定され、減算器レジスタ１３４ａにロー
ドされる。また、レベルＢ論理的アドレスは、第３パイ
プライン・サイクル中に決定されているが、論理的アド
レス・ビルダ１３８にロードされる。図６に示す最初の
３パイプライン・サイクル中に、プロセッサはテーブル
探索プロセスを完了する。パイプライン・サイクル４
で、プロセッサによりテーブル探索プロセスの結果とし
て決定された物理的アドレス１が、アドレス・フィール
ド１０２に現われ、ポッド・インターフェース・レジス
タ１１０にロードされる。
パイプライン・サイクル中にＣＴＡレジスタ１３２にロ
ードされ、テーブルＣアクセス・アドレスはアドレス・
シフト・レジスタ１３０にロードされる。第３のパイプ
ライン・サイクル中、減算器１３４はテーブルＢアクセ
ス・アドレスとテーブルＢアドレスとの間の差を求め、
結果（レベルＢの論理的アドレスの部分）を減算器レジ
スタ１３４ａに格納する。また第３パイプライン・サイ
クル中、レベルＡの論理的アドレスの部分は、後に更に
詳細に説明するように論理的アドレス・ビルダ１３８の
レベルＡの部分にロードされる。第４のパイプライン・
サイクル中に、レベルＣの論理的アドレスの部分が、テ
ーブルＣアクセス・アドレスとテーブルＣアドレスとの
間の差として決定され、減算器レジスタ１３４ａにロー
ドされる。また、レベルＢ論理的アドレスは、第３パイ
プライン・サイクル中に決定されているが、論理的アド
レス・ビルダ１３８にロードされる。図６に示す最初の
３パイプライン・サイクル中に、プロセッサはテーブル
探索プロセスを完了する。パイプライン・サイクル４
で、プロセッサによりテーブル探索プロセスの結果とし
て決定された物理的アドレス１が、アドレス・フィール
ド１０２に現われ、ポッド・インターフェース・レジス
タ１１０にロードされる。
【００３９】パイプライン・サイクル５の期間中にレベ
ルＣの論理的アドレスが減算器レジスタ１３４ａから論
理的アドレス・ビルダ１３８にロードされ、これにより
論理的アドレス１が完成する。またパイプライン・サイ
クル５の期間中に、物理的アドレス１がポッド・インタ
ーフェース・レジスタ１１０からオフセット保持レジス
タ１７０に転送される。現在の例では、実行ユニット１
２により要求される次の論理的アドレスがメモリ管理ユ
ニット１４のアドレス翻訳キャッシュに入っており、テ
ーブル探索は不要であると仮定している。したがって、
第２の物理的アドレスは次のバス・サイクルで現われ
る。物理的アドレス２は、パイプライン・サイクル５の
期間中ポッド・インターフェース・レジスタ１１０にロ
ードされる。
ルＣの論理的アドレスが減算器レジスタ１３４ａから論
理的アドレス・ビルダ１３８にロードされ、これにより
論理的アドレス１が完成する。またパイプライン・サイ
クル５の期間中に、物理的アドレス１がポッド・インタ
ーフェース・レジスタ１１０からオフセット保持レジス
タ１７０に転送される。現在の例では、実行ユニット１
２により要求される次の論理的アドレスがメモリ管理ユ
ニット１４のアドレス翻訳キャッシュに入っており、テ
ーブル探索は不要であると仮定している。したがって、
第２の物理的アドレスは次のバス・サイクルで現われ
る。物理的アドレス２は、パイプライン・サイクル５の
期間中ポッド・インターフェース・レジスタ１１０にロ
ードされる。
【００４０】パイプライン・サイクル６の期間中、マッ
プされた形態の物理的アドレス１がマップ保持レジスタ
１７４にロードされ、マップＲＡＭ１７６およびタグＲ
ＡＭ１７８にアドレスする。論理的アドレス・ビルダ１
３８に入っている論理的アドレス１はマップＲＡＭ１７
６に対するデータである。物理的アドレス１がマッパ１
７２により有効物理的アドレスと決定されれば、ビット
がタグＲＡＭ１７８の対応するアドレスにロードされて
有効論理的アドレスがこの論理的アドレスに対してマッ
プＲＡＭ１７６に入っていることを示す。またパイプラ
イン・サイクル６の期間中に、物理的アドレス２はポッ
ド・インターフェース・レジスタ１１０からオフセット
保持レジスタ１７０に転送される。
プされた形態の物理的アドレス１がマップ保持レジスタ
１７４にロードされ、マップＲＡＭ１７６およびタグＲ
ＡＭ１７８にアドレスする。論理的アドレス・ビルダ１
３８に入っている論理的アドレス１はマップＲＡＭ１７
６に対するデータである。物理的アドレス１がマッパ１
７２により有効物理的アドレスと決定されれば、ビット
がタグＲＡＭ１７８の対応するアドレスにロードされて
有効論理的アドレスがこの論理的アドレスに対してマッ
プＲＡＭ１７６に入っていることを示す。またパイプラ
イン・サイクル６の期間中に、物理的アドレス２はポッ
ド・インターフェース・レジスタ１１０からオフセット
保持レジスタ１７０に転送される。
【００４１】パイプライン・サイクル７の期間中、論理
的アドレス１およびタグ・ビットが論理的アドレス保持
およびタグ保持レジスタ１８０に転送される。またパイ
プライン・サイクル７の期間中、マップされた形態の物
理的アドレス２がマップ保持レジスタ１７４にロードさ
れ、前に格納された論理的アドレスにアドレスする。パ
イプライン・サイクル８の期間中、論理的アドレス１
は、レジスタ１８０から解析インターフェース・レジス
タ１２０に転送される。タグ・ビットが有効論理アドレ
スを示していると仮定すると、アドレス・マルチプレク
サ１８２はレジスタ１８０の出力を選択し、論理的アド
レスの上位２４ビットを解析インターフェース・レジス
タ１２０に供給する。上に説明したように、下位８ビッ
トは、物理的アドレスおよび論理的アドレスに対して同
じであり、且つ変らない。したがって、論理的アドレス
の下位８ビットは、バス１９６を経由し、パイプライン
構造の物理的径路１２４を通って供給される。第８パイ
プライン・サイクル中、論理的アドレス１に対応するデ
ータおよび状態の各フィールドは解析インターフェース
・レジスタ１２０に到達する。また第８パイプライン・
サイクル中、論理的アドレス２は、物理的アドレス２に
対応するものであるが、マップＲＡＭ１７６でアクセス
され、レジスタ１８０に転送される。
的アドレス１およびタグ・ビットが論理的アドレス保持
およびタグ保持レジスタ１８０に転送される。またパイ
プライン・サイクル７の期間中、マップされた形態の物
理的アドレス２がマップ保持レジスタ１７４にロードさ
れ、前に格納された論理的アドレスにアドレスする。パ
イプライン・サイクル８の期間中、論理的アドレス１
は、レジスタ１８０から解析インターフェース・レジス
タ１２０に転送される。タグ・ビットが有効論理アドレ
スを示していると仮定すると、アドレス・マルチプレク
サ１８２はレジスタ１８０の出力を選択し、論理的アド
レスの上位２４ビットを解析インターフェース・レジス
タ１２０に供給する。上に説明したように、下位８ビッ
トは、物理的アドレスおよび論理的アドレスに対して同
じであり、且つ変らない。したがって、論理的アドレス
の下位８ビットは、バス１９６を経由し、パイプライン
構造の物理的径路１２４を通って供給される。第８パイ
プライン・サイクル中、論理的アドレス１に対応するデ
ータおよび状態の各フィールドは解析インターフェース
・レジスタ１２０に到達する。また第８パイプライン・
サイクル中、論理的アドレス２は、物理的アドレス２に
対応するものであるが、マップＲＡＭ１７６でアクセス
され、レジスタ１８０に転送される。
【００４２】第９のパイプライン・サイクル中、論理的
アドレス２は論理的アドレス１と同じ仕方で解析インタ
ーフェース・レジスタ１２０に転送される。プロセッサ
の正常動作中、テーブル探索および物理的アドレスの連
続流れがプロセッサにより、実行されているプログラム
によりおよびテーブル探索を行うのに必要な頻度により
決まる順序で供給されることが理解されよう。開示した
アドレス翻訳ユニットはバス・サイクル情報をプロセッ
サから受取り、所要動作を行い、バス・サイクル情報を
論理的アドレスに翻訳された物理的アドレスと共に状態
アナライザに転送する。翻訳ユニット７６は、ポッド・
インターフェース・レジスタ１１０で受取る情報と解析
インターフェース・レジスタ１２０に供給される情報と
の間に約２００ナノ秒の遅れを生ずる。
アドレス２は論理的アドレス１と同じ仕方で解析インタ
ーフェース・レジスタ１２０に転送される。プロセッサ
の正常動作中、テーブル探索および物理的アドレスの連
続流れがプロセッサにより、実行されているプログラム
によりおよびテーブル探索を行うのに必要な頻度により
決まる順序で供給されることが理解されよう。開示した
アドレス翻訳ユニットはバス・サイクル情報をプロセッ
サから受取り、所要動作を行い、バス・サイクル情報を
論理的アドレスに翻訳された物理的アドレスと共に状態
アナライザに転送する。翻訳ユニット７６は、ポッド・
インターフェース・レジスタ１１０で受取る情報と解析
インターフェース・レジスタ１２０に供給される情報と
の間に約２００ナノ秒の遅れを生ずる。
【００４３】上述の例において、論理的アドレスは８ビ
ットのページ索引および３レベルの論理的アドレス・フ
ォーマットを備えている。プロセッサは他の論理的アド
レス・フォーマットを供給するように構成することがで
きることが理解されよう。したがって、たとえば、ペー
ジ索引は９ビット以上を備えることができる。その他、
論理的アドレスは３レベルより少くすることができ、各
論理的アドレス・レベルのビット数を多くしたり少くし
たりすることができる。プロセッサに供給される初期設
定情報を調べ、アドレス捕捉および翻訳動作という各種
動作に使用されるビットの数を調節することにより、異
なる論理的アドレス・フォーマットをアドレス翻訳ユニ
ット７６に適応させることができる。
ットのページ索引および３レベルの論理的アドレス・フ
ォーマットを備えている。プロセッサは他の論理的アド
レス・フォーマットを供給するように構成することがで
きることが理解されよう。したがって、たとえば、ペー
ジ索引は９ビット以上を備えることができる。その他、
論理的アドレスは３レベルより少くすることができ、各
論理的アドレス・レベルのビット数を多くしたり少くし
たりすることができる。プロセッサに供給される初期設
定情報を調べ、アドレス捕捉および翻訳動作という各種
動作に使用されるビットの数を調節することにより、異
なる論理的アドレス・フォーマットをアドレス翻訳ユニ
ット７６に適応させることができる。
【００４４】バレル・シフタ１３６および論理的アドレ
ス・ビルダ１３８の動作を図７を参照して更に詳細に説
明する。減算器１３４は、テーブル探索の連続するサイ
クル期間中に論理的アドレスの部分を供給する。論理的
アドレスの部分は常に減算器１３４からの同じ組合せの
出力線に現われ、論理的アドレスの適切なビット部分に
転送されなければならない。減算器１３４により供給さ
れるレベルＡの論理的アドレス部分は論理的アドレスの
ビット部分２４から３１までに移動しなければならない
（図２を参照）。レベルＢの論理的アドレス部分は、ビ
ット部分１６から２３までに、およびレベルＣの論理的
アドレス部分はビット部分８から１５までに移動しなけ
ればならない。バレル・シフタ１３６は、レジスタ・フ
ァイル１４０から受取ったシフト信号に基きビット位置
に関する所要移動を行う。シフト信号は、バレル・シフ
タ１３６により移動させられるビット位置の数を示す５
ビット信号である。バレル・シフタ１３６は、たとえ
ば、テキサス・インスツルメントが製造するＳＮ７４Ａ
Ｓ８８３８形とすることができる。
ス・ビルダ１３８の動作を図７を参照して更に詳細に説
明する。減算器１３４は、テーブル探索の連続するサイ
クル期間中に論理的アドレスの部分を供給する。論理的
アドレスの部分は常に減算器１３４からの同じ組合せの
出力線に現われ、論理的アドレスの適切なビット部分に
転送されなければならない。減算器１３４により供給さ
れるレベルＡの論理的アドレス部分は論理的アドレスの
ビット部分２４から３１までに移動しなければならない
（図２を参照）。レベルＢの論理的アドレス部分は、ビ
ット部分１６から２３までに、およびレベルＣの論理的
アドレス部分はビット部分８から１５までに移動しなけ
ればならない。バレル・シフタ１３６は、レジスタ・フ
ァイル１４０から受取ったシフト信号に基きビット位置
に関する所要移動を行う。シフト信号は、バレル・シフ
タ１３６により移動させられるビット位置の数を示す５
ビット信号である。バレル・シフタ１３６は、たとえ
ば、テキサス・インスツルメントが製造するＳＮ７４Ａ
Ｓ８８３８形とすることができる。
【００４５】論理的アドレス・ビルダ１３８は、論理的
アドレスを保持するレジスタ、および論理的アドレス部
分の連続入力を制御して完全な論理的アドレスを構成す
る論理を備えている。保持入力は前の状態に保持されて
いる論理的アドレスのビット数およびバレル・シフタ１
３６からの入力に従って更新されるビット数を決定する
５ビット入力である。レベルＡの論理的アドレスの部分
をバレル・シフタ１３６から受取ると、保持入力は論理
的アドレス・ビルダ１３８のレジスタに入っているすべ
てのビットを変化させる。アドレス構成サイクルの次の
段階中に、保持入力はビット２４から３１まで（レベル
Ａ）を保持しなければならず、残りのビットを変化させ
る。したがって、レベルＢの論理的アドレスの部分はビ
ット部分１６から２３までにロードされる。アドレス構
成サイクルの第３段階中に、保持入力はビット位置１６
から３１まで（レベルＡおよびＢ）を保持する必要があ
り、レベルＣ論理アドレス部分によりビット部分８から
１５までを変化させる。今や完全な２４ビットの論理的
アドレスが構成されている。上に示したように、論理的
アドレスが低位８ビットはページ索引を表わしており、
翻訳されない。
アドレスを保持するレジスタ、および論理的アドレス部
分の連続入力を制御して完全な論理的アドレスを構成す
る論理を備えている。保持入力は前の状態に保持されて
いる論理的アドレスのビット数およびバレル・シフタ１
３６からの入力に従って更新されるビット数を決定する
５ビット入力である。レベルＡの論理的アドレスの部分
をバレル・シフタ１３６から受取ると、保持入力は論理
的アドレス・ビルダ１３８のレジスタに入っているすべ
てのビットを変化させる。アドレス構成サイクルの次の
段階中に、保持入力はビット２４から３１まで（レベル
Ａ）を保持しなければならず、残りのビットを変化させ
る。したがって、レベルＢの論理的アドレスの部分はビ
ット部分１６から２３までにロードされる。アドレス構
成サイクルの第３段階中に、保持入力はビット位置１６
から３１まで（レベルＡおよびＢ）を保持する必要があ
り、レベルＣ論理アドレス部分によりビット部分８から
１５までを変化させる。今や完全な２４ビットの論理的
アドレスが構成されている。上に示したように、論理的
アドレスが低位８ビットはページ索引を表わしており、
翻訳されない。
【００４６】上に図示し且つ説明したアドレス翻訳ユニ
ットは本発明のハードウェア実行であり、物理的アドレ
ス対論理的アドレスのリアルタイム翻訳を行う。このよ
うにして、論理的アドレスは、アドレス翻訳ユニット７
６により対応するデータ・フィールドおよび状態フィー
ルドと同時に状態アナライザ７８に供給される。この構
成により状態アナライザは論理的アドレスに関してトリ
ガすることができ、リアルタイムで動作することができ
る。本発明のアドレス捕捉技法はプロセッサ・バスで利
用できる情報を後処理することによりソフトウェアで実
施することもできる。たとえば、バス情報を直接状態ア
ナライザ７８に供給し、格納することができる。プログ
ラムをプロセッサ１０で実行してから、バス情報を方程
式（２）に従って処理し、物理的アドレスに対応する論
理的アドレスを得ることができる。
ットは本発明のハードウェア実行であり、物理的アドレ
ス対論理的アドレスのリアルタイム翻訳を行う。このよ
うにして、論理的アドレスは、アドレス翻訳ユニット７
６により対応するデータ・フィールドおよび状態フィー
ルドと同時に状態アナライザ７８に供給される。この構
成により状態アナライザは論理的アドレスに関してトリ
ガすることができ、リアルタイムで動作することができ
る。本発明のアドレス捕捉技法はプロセッサ・バスで利
用できる情報を後処理することによりソフトウェアで実
施することもできる。たとえば、バス情報を直接状態ア
ナライザ７８に供給し、格納することができる。プログ
ラムをプロセッサ１０で実行してから、バス情報を方程
式（２）に従って処理し、物理的アドレスに対応する論
理的アドレスを得ることができる。
【００４７】論理的アドレスを決定する際行うステップ
を示す流れ図を図８に示す。図８の流れ図は、プロセッ
サによるテーブル探索中に論理的アドレスを捕捉するア
ルゴリズムを示し、本発明のハードウェアおよびソフト
ウェアの双方の実施に適用することができる。ステップ
２０２で、レベルＡのテーブル・アドレスをレベルＡア
クセス・アドレスから差引いてレベルＡの論理的アドレ
スの部分を得る。ステップ２０４の期間中に、レベルＢ
のテーブル・アドレスをレベルＢのアクセス・アドレス
を差引いてレベルＢの論理的アドレスの部分を得る。ス
テップ２０６の期間中、レベルＣのテーブル・アドレス
をレベルＣのアクセス・アドレスから差引いてレベルＣ
の論理的アドレスの部分を得る。ステップ２０８の期間
中、レベルＡ、レベルＢ、およびレベルＣの各論理的ア
ドレスの部分を組合せて所要の論理的アドレスを作る。
ステップ２０８での論理的アドレスの部分の組合せは、
論理的アドレスの部分が計算されるにつれて行うことが
できるか、またはすべての論理的アドレスの部分が計算
されてしまってから行うことができることが理解されよ
う。更に、減算ステップの数は、論理的アドレスの数お
よび対応するテーブル探索のレベルの数によって変る。
を示す流れ図を図８に示す。図８の流れ図は、プロセッ
サによるテーブル探索中に論理的アドレスを捕捉するア
ルゴリズムを示し、本発明のハードウェアおよびソフト
ウェアの双方の実施に適用することができる。ステップ
２０２で、レベルＡのテーブル・アドレスをレベルＡア
クセス・アドレスから差引いてレベルＡの論理的アドレ
スの部分を得る。ステップ２０４の期間中に、レベルＢ
のテーブル・アドレスをレベルＢのアクセス・アドレス
を差引いてレベルＢの論理的アドレスの部分を得る。ス
テップ２０６の期間中、レベルＣのテーブル・アドレス
をレベルＣのアクセス・アドレスから差引いてレベルＣ
の論理的アドレスの部分を得る。ステップ２０８の期間
中、レベルＡ、レベルＢ、およびレベルＣの各論理的ア
ドレスの部分を組合せて所要の論理的アドレスを作る。
ステップ２０８での論理的アドレスの部分の組合せは、
論理的アドレスの部分が計算されるにつれて行うことが
できるか、またはすべての論理的アドレスの部分が計算
されてしまってから行うことができることが理解されよ
う。更に、減算ステップの数は、論理的アドレスの数お
よび対応するテーブル探索のレベルの数によって変る。
【００４８】本発明についてデマンド・ページ式メモリ
管理ユニットを備えているＭＣ６８０３０プロセッサと
関連して説明してきた。本発明は論理的アドレスを物理
的アドレスに変換するのにテーブル探索を行うどんなプ
ロセッサにも利用することができることが理解されるで
あろう。メモリ管理ユニットは必らずしも実行ユニット
と同じチップ上にはなく、必らずしもデマンド・ページ
・モードで動作しない。その他、プロセッサは大容量記
憶装置を用いてまたは用いずに動作することができる。
管理ユニットを備えているＭＣ６８０３０プロセッサと
関連して説明してきた。本発明は論理的アドレスを物理
的アドレスに変換するのにテーブル探索を行うどんなプ
ロセッサにも利用することができることが理解されるで
あろう。メモリ管理ユニットは必らずしも実行ユニット
と同じチップ上にはなく、必らずしもデマンド・ページ
・モードで動作しない。その他、プロセッサは大容量記
憶装置を用いてまたは用いずに動作することができる。
【００４９】
【発明の効果】以上説明したように、本発明を用いるこ
とにより、同一チップ上にメモリ管理ユニットを有する
マイクロプロセッサのプログラム実行中に物理的アドレ
スを論理的アドレスにリアルタイムで翻訳することがで
きる。
とにより、同一チップ上にメモリ管理ユニットを有する
マイクロプロセッサのプログラム実行中に物理的アドレ
スを論理的アドレスにリアルタイムで翻訳することがで
きる。
【図１】オン・チップ・メモリ管理ユニットを有するマ
イクロプロセッサ・システムのブロック図である。
イクロプロセッサ・システムのブロック図である。
【図２】論理的アドレスの一例を示す概略図である。
【図３】メモリ管理ユニットによって使用されるテーブ
ル探索を示す概略図である。
ル探索を示す概略図である。
【図４】本発明によるアドレス翻訳ユニットを組み込ん
だエミュレーション・システムの簡略ブロック図であ
る。
だエミュレーション・システムの簡略ブロック図であ
る。
【図５】該アドレス翻訳ユニットのブロック図である。
【図６】前記アドレス翻訳ユニットの動作を示すパイプ
ライン・タイミング図である。
ライン・タイミング図である。
【図７】図５のバレル・シフタ及び論理的アドレス・ビ
ルダの動作を示すブロック図である。
ルダの動作を示すブロック図である。
【図８】本発明のアドレス捕捉アルゴリズムを示す流れ
図である。
図である。
７０：プローブ ７４：エミュレータ・ポッド ７６：アドレス翻訳ユニット ７８：状態アナライザ
フロントページの続き (73)特許権者 399117121 395 Ｐａｇｅ Ｍｉｌｌ Ｒｏａｄ Ｐａｌｏ Ａｌｔｏ，Ｃａｌｉｆｏｒｎ ｉａ Ｕ．Ｓ．Ａ. (56)参考文献 特開 平１−134636（ＪＰ，Ａ) 特開 昭63−82525（ＪＰ，Ａ) 特開 平２−118739（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/10 505 G06F 11/28 G06F 12/08 543 G06F 12/08 583
Claims (10)
- 【請求項１】メモリ管理ユニットを有するプロセッサと
共に使用可能であり、物理的アドレスを対応する論理的
アドレスに変換する装置であって、 アドレス・バス及びデータ・バスを有し、前記プロセッ
サと通信するバス手段と、 前記メモリ管理ユニットによるテーブル探索中、前記バ
ス手段上の情報に応答して論理的アドレスを決定するア
ドレス捕捉手段と、 前記対応する物理的アドレスによって識別される場所に
前記論理的アドレスを記憶する記憶手段と、 プログラム実行中前記メモリ管理ユニットによって発生
された物理的アドレスに応答して前記記憶手段内の前記
対応する論理的アドレスにアクセスし、前記プロセッサ
によるプログラム実行中、前記対応する論理的アドレス
を出力にリアルタイムで供給するアクセス手段と、 を備えて成る装置。 - 【請求項２】前記アドレス捕捉手段が、 テーブル・アクセス・アドレスからテーブル・アドレス
を差し引いて、前記テーブル探索の各レベル期間中、論
理的アドレス部分を発生する減算器手段と、 前記テーブル探索の各レベルからの前記論理的アドレス
部分を論理的アドレスに結合する手段と、 を備えて成ることを特徴とする請求項１に記載の装置。 - 【請求項３】前記アドレス捕捉手段が、 前記テーブル・アドレスを一時的に記憶する第１のレジ
スタ手段と、 前記テーブル・アクセス・アドレスを一時的に記憶する
第２のレジスタ手段と、 をさらに備えて成り、前記第１、第２のレジスタ手段
は、前記減算器手段の入力に結合された出力を備えてい
る、請求項２に記載の装置。 - 【請求項４】論理的アドレス部分を結合する前記手段
が、論理的アドレス・レジスタ手段と、前記減算器手段
の出力を前記論理的アドレス・レジスタにおける所定の
位置に転送する手段とを備えていることを特徴とする請
求項２に記載の装置。 - 【請求項５】前記記憶手段が、前記論理的アドレスに関
する複数の記憶位置を有するマップＲＡＭを有し、各記
憶位置は、物理的アドレスに対応し、かつ物理的アドレ
スによってアドレス指定可能であることを特徴とする請
求項１に記載の装置。 - 【請求項６】前記記憶手段が、前記マップＲＡＭにおけ
る各記憶位置に対応するタグ・ビットを有するタグＲＡ
Ｍをさらに備えで成り、前記タグ・ビットは、有効な論
理的アドレスが前記マップＲＡＭにおける対応する記憶
位置に記憶されているかどうかを指示することを特徴と
する請求項５に記載の装置。 - 【請求項７】前記メモリ管理ユニットから受信した物理
的アドレスに応答して、前記物理的アドレスを、前記マ
ップＲＡＭにおけるアドレスに対応する値にマッピング
し、かつ、前記物理的アドレスが特定の範囲内にあると
き、前記タグＲＡＭにビットを設定するマッパ手段を前
記アクセス手段が備えでいることを特徴とする請求項６
に記載の装置。 - 【請求項８】前記タグ・ビットの状態に応答して、前記
論理的アドレスまたは前記物理的アドレスを前記出力に
供給するマルチプレクサ手段をさらに備えて成ることを
特徴とする請求項７に記載の装置。 - 【請求項９】プロセッサに関連したメモリ管理ユニット
によって供給される物理的アドレスを対応する論理的ア
ドレスに変換する方法であって、 前記メモリ管理ユニットが論理的アドレスを物理的アド
レスに変換するテーブル探索中、論理的アドレスを決定
するステップと、 前記対応する物理的アドレスによって識別される位置に
前記論理的アドレスの各々を記憶するステップと、 物理的アドレスが前記メモリ管理ユニットによって発生
されたときに、前記対応する、記憶された論理的アドレ
スにアクセスし、前記プロセッサによるプログラム実行
中、前記対応する論理的アドレスをリアルタイムで供給
するステップと、 を備えて成る方法。 - 【請求項１０】論理的アドレスを決定する前記ステップ
が、 テーブル・アクセス・アドレスからテーブル・アドレス
を差し引いて、前記メモリ管理ユニットによる前記テー
ブル探索の各レベル期間中、論理アドレス部分を供給す
るステップと、 前記テーブル探索の各レベルからの論理的アドレス部分
を論理的アドレスに結合するステップと、 を備えて成ることを特徴とする請求項９に記載の方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/483,153 US5278961A (en) | 1990-02-22 | 1990-02-22 | Physical address to logical address translator for memory management units |
| US483153 | 1990-02-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04216151A JPH04216151A (ja) | 1992-08-06 |
| JP3170301B2 true JP3170301B2 (ja) | 2001-05-28 |
Family
ID=23918879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05052091A Expired - Fee Related JP3170301B2 (ja) | 1990-02-22 | 1991-02-22 | アドレス変換装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5278961A (ja) |
| JP (1) | JP3170301B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5386522A (en) * | 1991-12-30 | 1995-01-31 | International Business Machines, Corp. | Dynamic physical address aliasing during program debugging |
| US5623636A (en) * | 1993-11-09 | 1997-04-22 | Motorola Inc. | Data processing system and method for providing memory access protection using transparent translation registers and default attribute bits |
| JPH07210395A (ja) * | 1994-01-10 | 1995-08-11 | Fujitsu Ltd | ファームウェアメンテナンス方式 |
| US6430548B1 (en) * | 1994-01-18 | 2002-08-06 | Honeywell Inc. | Optimized database management system |
| US5666509A (en) * | 1994-03-24 | 1997-09-09 | Motorola, Inc. | Data processing system for performing either a precise memory access or an imprecise memory access based upon a logical address value and method thereof |
| US5649140A (en) * | 1995-03-31 | 1997-07-15 | International Business Machines Corporation | System for use in translating virtual addresses into absolute addresses |
| KR100596594B1 (ko) | 1997-03-27 | 2006-07-06 | 휴렛-팩커드 컴퍼니(델라웨어주법인) | 전기적 제어 가능 소자 어레이의 어드레싱 |
| CN1111835C (zh) | 1997-03-27 | 2003-06-18 | 惠普公司 | 解码器*** |
| US6038625A (en) * | 1998-01-06 | 2000-03-14 | Sony Corporation Of Japan | Method and system for providing a device identification mechanism within a consumer audio/video network |
| US6594701B1 (en) | 1998-08-04 | 2003-07-15 | Microsoft Corporation | Credit-based methods and systems for controlling data flow between a sender and a receiver with reduced copying of data |
| US6321276B1 (en) * | 1998-08-04 | 2001-11-20 | Microsoft Corporation | Recoverable methods and systems for processing input/output requests including virtual memory addresses |
| US6957419B2 (en) * | 2002-03-15 | 2005-10-18 | International Business Machines Corporation | Facilitating the use of aliases during the debugging of applications |
| US8769517B2 (en) | 2002-03-15 | 2014-07-01 | International Business Machines Corporation | Generating a common symbol table for symbols of independent applications |
| JP3928730B2 (ja) * | 2004-06-25 | 2007-06-13 | セイコーエプソン株式会社 | 半導体装置、マイクロコンピュータ及び電子機器 |
| JP4523639B2 (ja) * | 2005-03-24 | 2010-08-11 | 富士通株式会社 | ファームウェアによるメモリエラーアドレス管理 |
| KR100732633B1 (ko) * | 2006-02-01 | 2007-06-27 | 삼성전자주식회사 | 비연속적인 비트라인 디코딩을 수행하는 플래시 메모리장치 |
| WO2010004243A2 (en) * | 2008-07-10 | 2010-01-14 | Cambridge Consultants Limited | Interrupt processing |
| US8402258B2 (en) * | 2008-07-25 | 2013-03-19 | Freescale Semiconductor, Inc. | Debug message generation using a selected address type |
| JP5412667B2 (ja) * | 2008-12-26 | 2014-02-12 | 独立行政法人産業技術総合研究所 | 積層ｌｓｉチップのシステム検査のための方法および検査システム |
| US8412880B2 (en) * | 2009-01-08 | 2013-04-02 | Micron Technology, Inc. | Memory system controller to manage wear leveling across a plurality of storage nodes |
| US8677203B1 (en) * | 2010-01-11 | 2014-03-18 | Apple Inc. | Redundant data storage schemes for multi-die memory systems |
| US9298631B2 (en) | 2012-06-15 | 2016-03-29 | International Business Machines Corporation | Managing transactional and non-transactional store observability |
| US9311101B2 (en) | 2012-06-15 | 2016-04-12 | International Business Machines Corporation | Intra-instructional transaction abort handling |
| US9298469B2 (en) | 2012-06-15 | 2016-03-29 | International Business Machines Corporation | Management of multiple nested transactions |
| US9262320B2 (en) | 2012-06-15 | 2016-02-16 | International Business Machines Corporation | Tracking transactional execution footprint |
| US9015419B2 (en) | 2012-06-15 | 2015-04-21 | International Business Machines Corporation | Avoiding aborts due to associativity conflicts in a transactional environment |
| US9223687B2 (en) | 2012-06-15 | 2015-12-29 | International Business Machines Corporation | Determining the logical address of a transaction abort |
| US10104004B2 (en) * | 2012-11-08 | 2018-10-16 | Texas Instruments Incorporated | Openflow match and action pipeline structure |
| CN105027213A (zh) * | 2013-03-12 | 2015-11-04 | 惠普发展公司，有限责任合伙企业 | 可编程地址映射和存储器访问操作 |
| GR20130100707A (el) * | 2013-12-23 | 2015-07-31 | Arm Limited, | Μεταφραση διευθυνσης σε μια συσκευη επεξεργασιας δεδομενων |
| EP3286640A4 (en) * | 2015-04-24 | 2019-07-10 | Optimum Semiconductor Technologies, Inc. | COMPUTER PROCESSOR HAVING SEPARATE RECORDS FOR ADDRESSING A MEMORY |
| US10078567B2 (en) * | 2016-03-18 | 2018-09-18 | Alibaba Group Holding Limited | Implementing fault tolerance in computer system memory |
| US10482031B1 (en) * | 2016-08-25 | 2019-11-19 | Cadence Design Systems, Inc. | Method and system for reconstructing virtual address from physical memory |
| US10613989B2 (en) * | 2017-07-14 | 2020-04-07 | Arm Limited | Fast address translation for virtual machines |
| CN114327497A (zh) * | 2020-09-30 | 2022-04-12 | 华为技术有限公司 | 一种代码处理方法、装置及设备 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4482952A (en) * | 1980-12-15 | 1984-11-13 | Nippon Electric Co., Ltd. | Virtual addressing system using page field comparisons to selectively validate cache buffer data on read main memory data |
| US4636940A (en) * | 1983-03-31 | 1987-01-13 | Hewlett-Packard Company | Logic analyzer using source program or other user defined symbols in the trace specification and the trace listing |
| JP2589713B2 (ja) * | 1987-11-20 | 1997-03-12 | 株式会社日立製作所 | データプロセッサ及びデータ処理システム |
| US4825412A (en) * | 1988-04-01 | 1989-04-25 | Digital Equipment Corporation | Lockout registers |
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-
1990
- 1990-02-22 US US07/483,153 patent/US5278961A/en not_active Expired - Lifetime
-
1991
- 1991-02-22 JP JP05052091A patent/JP3170301B2/ja not_active Expired - Fee Related
Also Published As
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