JPH0250643A - 受信されたデジタル通信信号からビットクロックを回復する方法および回路装置 - Google Patents
受信されたデジタル通信信号からビットクロックを回復する方法および回路装置Info
- Publication number
- JPH0250643A JPH0250643A JP1140925A JP14092589A JPH0250643A JP H0250643 A JPH0250643 A JP H0250643A JP 1140925 A JP1140925 A JP 1140925A JP 14092589 A JP14092589 A JP 14092589A JP H0250643 A JPH0250643 A JP H0250643A
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- count
- counter
- clock
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004891 communication Methods 0.000 title claims abstract description 16
- 238000000034 method Methods 0.000 title claims description 11
- 238000012937 correction Methods 0.000 claims abstract description 33
- 238000011156 evaluation Methods 0.000 claims abstract description 27
- 230000010363 phase shift Effects 0.000 abstract description 3
- 238000005070 sampling Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000001208 nuclear magnetic resonance pulse sequence Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
- H03L7/0992—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider
- H03L7/0993—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider and a circuit for adding and deleting pulses
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Communication Control (AREA)
- Luminescent Compositions (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Electrophonic Musical Instruments (AREA)
- Separation Of Suspended Particles By Flocculating Agents (AREA)
- Dc Digital Transmission (AREA)
- Manipulation Of Pulses (AREA)
- Mobile Radio Communication Systems (AREA)
- Television Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、受信端部におけるクロック発生器はビットク
ロックの周波数のＮ倍の周波数を有する基準クロックを
発生し、周波数分割装置として動作し、少なくともＮカ
ウント状態を有するカウンタはその出力の１つに出力さ
れるビットクロックの周波数に基準クロックを分割する
ように基準クロックによって周期的にインクレメントさ
れ、ビットクロックの周期はＮ個の等分の時間に分割さ
れ、カウンタの出力において供給されたビットクロック
の実効パルスエツジはＮ／２により決定されたカウント
で発生される受信されたデジタル通信信号からビットク
ロックを回復する方法および回路装置に関する。
ロックの周波数のＮ倍の周波数を有する基準クロックを
発生し、周波数分割装置として動作し、少なくともＮカ
ウント状態を有するカウンタはその出力の１つに出力さ
れるビットクロックの周波数に基準クロックを分割する
ように基準クロックによって周期的にインクレメントさ
れ、ビットクロックの周期はＮ個の等分の時間に分割さ
れ、カウンタの出力において供給されたビットクロック
の実効パルスエツジはＮ／２により決定されたカウント
で発生される受信されたデジタル通信信号からビットク
ロックを回復する方法および回路装置に関する。
［従来技術］
このような従来技術による回路装置（ＤＥ−Ａ３２４３
５６８７ ）にはクロック発生器、カウンタおよび論理
回路が含まれている。クロック発生器の周波数は受信さ
れるビットクロックの周波数のｎ倍であり、カウンタは
所望の位置からの偏差にしたがって全くインクレメント
されないか、もしくは１または２のカウントでインクレ
メントされるようにクロック発生器からのパルスと同期
して論理回路によって制御される。同期する場合には、
ビットクロックの実効パルス端部は受信された信号の各
ビットユニットの中央で発生する。
５６８７ ）にはクロック発生器、カウンタおよび論理
回路が含まれている。クロック発生器の周波数は受信さ
れるビットクロックの周波数のｎ倍であり、カウンタは
所望の位置からの偏差にしたがって全くインクレメント
されないか、もしくは１または２のカウントでインクレ
メントされるようにクロック発生器からのパルスと同期
して論理回路によって制御される。同期する場合には、
ビットクロックの実効パルス端部は受信された信号の各
ビットユニットの中央で発生する。
このような従来技術の回路は、通信信号の受信パルスの
始め、すなわち前縁から導出される位相を有するビット
クロック信号を発生する。−数的に使用される伝送コー
ド（例えば、ＨＤＢ３゜ＡＭＩ）及び理想的ではない伝
送ラインの特性のために、受信パルスの継続時間は所望
の値と異なる。
始め、すなわち前縁から導出される位相を有するビット
クロック信号を発生する。−数的に使用される伝送コー
ド（例えば、ＨＤＢ３゜ＡＭＩ）及び理想的ではない伝
送ラインの特性のために、受信パルスの継続時間は所望
の値と異なる。
これは、ピットシーケンスの受信パルスの前縁が早くま
たは遅く発生し、必然的に短時間の間層波数ドリフトと
逆動作する連続的な位相訂正をもたらし、高いビットエ
ラー率となることを示す。
たは遅く発生し、必然的に短時間の間層波数ドリフトと
逆動作する連続的な位相訂正をもたらし、高いビットエ
ラー率となることを示す。
［発明の解決すべき課題］
本発明の目的は、位相ロックされたビットクロックが受
信されたデジタル通信信号から回復されることができる
ため、異なる期間を有するパルスが受信されても、局部
ビットクロックの実効パルスエツジは実際に受信された
パルスの時間的にできるだけ中心近くに存在する方法お
よび回路装置を提供することである。
信されたデジタル通信信号から回復されることができる
ため、異なる期間を有するパルスが受信されても、局部
ビットクロックの実効パルスエツジは実際に受信された
パルスの時間的にできるだけ中心近くに存在する方法お
よび回路装置を提供することである。
［課題解決のための手段］
本発明によると、この目的は位相評価論理回路は通信信
号の受信パルスのそれぞれの前縁および後縁が発生する
カウントを決定し、カウンタによって供給されたビット
クロックのパルスエツジが通信信号の受信パルスの中央
に存在しない場合にだけ、受信パルスの期間とは無関係
に位相評価論理回路はカウンタに位相訂正信号を送信す
る方法、および受信ラインはクロック発生器に接続され
ているそのクロック入力および位相評価論理回路に結合
されたその２つの並列出力を有する２段直列並列シフト
レジスタの信号入力に接続され、位相評価論理回路回路
は付加的なカウントパルスを挿入する訂正信号を一時的
に蓄積するために第１のフリップフロップに、またカウ
ンタのカウントパルスを抑制する訂正信号を一時的に蓄
積するために第２のフリップフロップに接続され、クロ
ック発生器はフリッププロップのクロック入力に接続さ
れ、第１のフリップフロップの出力および第２のフリッ
プフロップの出力はそれぞれ第１の制御ラインおよび第
２の制御ラインを介してカウンタの第１の訂正入力およ
び第２の訂正入力に接続されている回路装置によって達
成される。
号の受信パルスのそれぞれの前縁および後縁が発生する
カウントを決定し、カウンタによって供給されたビット
クロックのパルスエツジが通信信号の受信パルスの中央
に存在しない場合にだけ、受信パルスの期間とは無関係
に位相評価論理回路はカウンタに位相訂正信号を送信す
る方法、および受信ラインはクロック発生器に接続され
ているそのクロック入力および位相評価論理回路に結合
されたその２つの並列出力を有する２段直列並列シフト
レジスタの信号入力に接続され、位相評価論理回路回路
は付加的なカウントパルスを挿入する訂正信号を一時的
に蓄積するために第１のフリップフロップに、またカウ
ンタのカウントパルスを抑制する訂正信号を一時的に蓄
積するために第２のフリップフロップに接続され、クロ
ック発生器はフリッププロップのクロック入力に接続さ
れ、第１のフリップフロップの出力および第２のフリッ
プフロップの出力はそれぞれ第１の制御ラインおよび第
２の制御ラインを介してカウンタの第１の訂正入力およ
び第２の訂正入力に接続されている回路装置によって達
成される。
本発明によると、時間位置すなわち受信パルスの前縁お
よび後縁に対するカウントが決定されるため、受信パル
スの実際の期間が確認されることができる。これにより
、本当の位相シフトと、所望の期間よりも短いまたは長
いパルス期間のための単なる瞬間的なエツジドリフトを
区別することができる。例えばカウントＮ／２で発生し
たビットの実効パルスエツジが受信パルスの中央に存在
するのにもかかわらず、パルスの期間が長過ぎる場合に
は、これは瞬間的なエツジドリフトを示すが、しかし本
発明によると位相訂正は全く行なわない。
よび後縁に対するカウントが決定されるため、受信パル
スの実際の期間が確認されることができる。これにより
、本当の位相シフトと、所望の期間よりも短いまたは長
いパルス期間のための単なる瞬間的なエツジドリフトを
区別することができる。例えばカウントＮ／２で発生し
たビットの実効パルスエツジが受信パルスの中央に存在
するのにもかかわらず、パルスの期間が長過ぎる場合に
は、これは瞬間的なエツジドリフトを示すが、しかし本
発明によると位相訂正は全く行なわない。
本発明のその他の重要な実施態様は、特許請求の範囲２
．３および５に記載されている。
．３および５に記載されている。
初めに、本発明による回路装置が第１図により説明され
る。
る。
回路は、受信されたクロックの周波数のＮ倍の周波数を
有する基準クロックを発生するクロック発生器ＴＧを含
む。記載された一例において、基準クロックの周波数は
１６．３８４ＭＨｚであり、係数Ｎは８であるため、ビ
ットクロックの周波数は２．０４８ ＭＨ２である。ク
ロック発生器ＴＧは通常のＴＴＬ水晶発振器で構成され
ることができる。
有する基準クロックを発生するクロック発生器ＴＧを含
む。記載された一例において、基準クロックの周波数は
１６．３８４ＭＨｚであり、係数Ｎは８であるため、ビ
ットクロックの周波数は２．０４８ ＭＨ２である。ク
ロック発生器ＴＧは通常のＴＴＬ水晶発振器で構成され
ることができる。
クロック発生器ＴＧは、少なくともＮカウント状！！（
ここでは８カウント状態）を有するカウンタＺのクロッ
ク入力ＴＺに接続されている。したがって、カウンタは
ビットクロックの周波数と等しく出力Ｃから得ることが
できる２、０４８ＭＨｚの周波数を有する位相評価論理
回路ＰＡＬに接続されている３つの出力Ａ、ＢおよびＣ
を有する。
ここでは８カウント状態）を有するカウンタＺのクロッ
ク入力ＴＺに接続されている。したがって、カウンタは
ビットクロックの周波数と等しく出力Ｃから得ることが
できる２、０４８ＭＨｚの周波数を有する位相評価論理
回路ＰＡＬに接続されている３つの出力Ａ、ＢおよびＣ
を有する。
受信されるデジタル通信信号が伝送される受信ラインＬ
もまた位相評価論理回路ＰＡＬに接続されている。
もまた位相評価論理回路ＰＡＬに接続されている。
信号はＨＤＢ３コードで伝送されると仮定する。
入来する正のパルスは論理オアゲートＯＲの第１の入力
Ｅ１に供給され、入来する負のパルスは第２の入力Ｅ２
に供給される。論理オアゲートＯＲの出力Ａは、直゛列
並列シフトレジスタＳＲの信号入力りに接続されている
。
Ｅ１に供給され、入来する負のパルスは第２の入力Ｅ２
に供給される。論理オアゲートＯＲの出力Ａは、直゛列
並列シフトレジスタＳＲの信号入力りに接続されている
。
シフトレジスタＳＲのクロック入力ＴＳＲはクロック発
生器ＴＧに接続されている。シフトレジスタＳＲの第１
の出力Ｑｌおよび第２の出力Ｑ２は位相評価論理回路Ｐ
ＡＬに接続されている。
生器ＴＧに接続されている。シフトレジスタＳＲの第１
の出力Ｑｌおよび第２の出力Ｑ２は位相評価論理回路Ｐ
ＡＬに接続されている。
シフトレジスタＳＲの信号入力りに供給された受信され
た非同期通信信号のために、このような論理素子に一般
的に必要な開始および保持時間が満足されることができ
ないため、短時間の定まらない状態がシフトレジスタＳ
Ｒの第１の段の出力Ｑで発生する可能性がある。このよ
うなエラーを避けるため、第１の段の出力Ｑが配線され
ていない３段シフトレジスタＳＲが使用される。したが
って、位相評価論理回路ＰＡＬに接続されている第１の
出力Ｑ１および第２の出力Ｑ２はそれぞれ第２および第
３のシフトレジスタの段の出力に現れる（第４図参照）
。
た非同期通信信号のために、このような論理素子に一般
的に必要な開始および保持時間が満足されることができ
ないため、短時間の定まらない状態がシフトレジスタＳ
Ｒの第１の段の出力Ｑで発生する可能性がある。このよ
うなエラーを避けるため、第１の段の出力Ｑが配線され
ていない３段シフトレジスタＳＲが使用される。したが
って、位相評価論理回路ＰＡＬに接続されている第１の
出力Ｑ１および第２の出力Ｑ２はそれぞれ第２および第
３のシフトレジスタの段の出力に現れる（第４図参照）
。
位相評価論理回路ＰＡＬはＵＰと示されている付加的な
カウントパルスを挿入する訂正信号を一時的に蓄積する
ために第１のフリップフロップＦＦＵに、またＤＯＷＮ
と示されているカウンタからのカウントパルスを抑制す
る訂正信号を一時的に蓄積するために第２のフリップフ
ロップＦＦＤに接続されている。２つのフリップフロッ
プはここではＤフリップフロップとして構成されており
、第１の制御ラインＳＬＵによってカウンタＺの第１の
訂正入力に１に接続された第１のフリップフロップＦＦ
Ｕの信号出力ＱＵ、および第２の制御ラインＳＬＤによ
ってカウンタＺの第２の訂正入力Ｑ２に接続された第２
のフリップフロップＦＦＤの信号出力ＱＤを有する。さ
らに２つの信号出力ＱＵ、ＱＤは位相評価論理回路ＰＡ
Ｌにフィードバックされる。
カウントパルスを挿入する訂正信号を一時的に蓄積する
ために第１のフリップフロップＦＦＵに、またＤＯＷＮ
と示されているカウンタからのカウントパルスを抑制す
る訂正信号を一時的に蓄積するために第２のフリップフ
ロップＦＦＤに接続されている。２つのフリップフロッ
プはここではＤフリップフロップとして構成されており
、第１の制御ラインＳＬＵによってカウンタＺの第１の
訂正入力に１に接続された第１のフリップフロップＦＦ
Ｕの信号出力ＱＵ、および第２の制御ラインＳＬＤによ
ってカウンタＺの第２の訂正入力Ｑ２に接続された第２
のフリップフロップＦＦＤの信号出力ＱＤを有する。さ
らに２つの信号出力ＱＵ、ＱＤは位相評価論理回路ＰＡ
Ｌにフィードバックされる。
以下、本発明による方法が第２図および第３図のタイミ
ング図および第１図の回路装置を参照して説明される。
ング図および第１図の回路装置を参照して説明される。
第２図において、特性（ａ）はクロック発生器ＴＧによ
って発生された１８．３８４ＭＨｚの基準クロックの波
形を示す。特性（ｂ）はカウンタＺによってＮ−８の係
数で分割された基準クロック、すなわち２．０４８ＭＨ
ｚの周波数を有するビットクロックの波形を示す。カウ
ンタＺはその３つの出力Ａ、ＢおよびＣで、すなわち第
１図（３つの出力−２’−８カウント状態）のように現
れるＮ−８のカウント状態を有するので、第２図の特性
（Ｃ）で示されるようなビットクロックの周期Ｔは８カ
ウント状態を表すＮ−８等分の時間に分割される。
って発生された１８．３８４ＭＨｚの基準クロックの波
形を示す。特性（ｂ）はカウンタＺによってＮ−８の係
数で分割された基準クロック、すなわち２．０４８ＭＨ
ｚの周波数を有するビットクロックの波形を示す。カウ
ンタＺはその３つの出力Ａ、ＢおよびＣで、すなわち第
１図（３つの出力−２’−８カウント状態）のように現
れるＮ−８のカウント状態を有するので、第２図の特性
（Ｃ）で示されるようなビットクロックの周期Ｔは８カ
ウント状態を表すＮ−８等分の時間に分割される。
受信ラインＬ上に入来するパルスシーケンスは最初にシ
フトレジスタＳＲの信号入力りに供給される。第２図の
波形（ｄ）は受信されたパルスを示し、（ｅ）および（
ｆ）はシフトレジスタＳＲによって遅延された第１の出
力Ｑｌおよび第２の出力Ｑ２のそれぞれにおけるパルス
を示す。
フトレジスタＳＲの信号入力りに供給される。第２図の
波形（ｄ）は受信されたパルスを示し、（ｅ）および（
ｆ）はシフトレジスタＳＲによって遅延された第１の出
力Ｑｌおよび第２の出力Ｑ２のそれぞれにおけるパルス
を示す。
基準クロックによってクロックされるシフトレジスタＳ
Ｒの２つの出力Ｑ１．Ｑ２におけるビットの組合せは以
下のとおりである： Ｉ Ｑ２ ０ ０ 霞パルスなし １ ０−パルスの前縁 ０ １ 謹パルスの後縁 １ １−パルスあり パルスがない、すなわち波形（ｅ）および波形（ｆ）お
よび波形（Ｃ）におけるカウント１または２のとき、シ
フトレジスタＳＲの２つの出力Ｑ１．Ｑ２は位相評価論
理回路ＰＡＬに論理０を供給する。パルスの前縁が到達
する場合、出力Ｑ１は論理１であり、出力Ｑ２は論理０
である。
Ｒの２つの出力Ｑ１．Ｑ２におけるビットの組合せは以
下のとおりである： Ｉ Ｑ２ ０ ０ 霞パルスなし １ ０−パルスの前縁 ０ １ 謹パルスの後縁 １ １−パルスあり パルスがない、すなわち波形（ｅ）および波形（ｆ）お
よび波形（Ｃ）におけるカウント１または２のとき、シ
フトレジスタＳＲの２つの出力Ｑ１．Ｑ２は位相評価論
理回路ＰＡＬに論理０を供給する。パルスの前縁が到達
する場合、出力Ｑ１は論理１であり、出力Ｑ２は論理０
である。
受信パルスがシフトレジスタによってシフトされる限り
、２つの出力Ｑｌ、Ｑ２は論理１である（データパルス
存在）。後縁パルスエツジ、すなわち波形（ｅ）および
波形（ｆ）および波形（Ｃ）におけるカウント０または
１は、出力Ｑ２ （波形（ｆ））がまだ論理１であり
、−力出力Ｑ１はすでに論理０に変化していることを示
す。これらの４つの異なるビットの組合せは、連続的に
基準クロックのパルス反復速度で位相評価論理回路ＰＡ
Ｌに通信される。
、２つの出力Ｑｌ、Ｑ２は論理１である（データパルス
存在）。後縁パルスエツジ、すなわち波形（ｅ）および
波形（ｆ）および波形（Ｃ）におけるカウント０または
１は、出力Ｑ２ （波形（ｆ））がまだ論理１であり
、−力出力Ｑ１はすでに論理０に変化していることを示
す。これらの４つの異なるビットの組合せは、連続的に
基準クロックのパルス反復速度で位相評価論理回路ＰＡ
Ｌに通信される。
３つの出力Ａ、ＢおよびＣを介して利用できるカウント
すなわち（Ｃ）、およびシフトレジスタＳＲの２つの出
力Ｑｌ、Ｑ２を介して同期して送信されたビットの組合
せから、位相評価論理回路ＰＡＬは通信信号の各受信パ
ルスの前縁および後縁が発生するカウントを決定する。
すなわち（Ｃ）、およびシフトレジスタＳＲの２つの出
力Ｑｌ、Ｑ２を介して同期して送信されたビットの組合
せから、位相評価論理回路ＰＡＬは通信信号の各受信パ
ルスの前縁および後縁が発生するカウントを決定する。
第３図において、（ａ）は第３図の波形（ｂ）のビット
クロックの期間Ｔを８等分の時間に分割するカウンタＺ
のカウントを示す（第２図、（Ｃ）参照）。
クロックの期間Ｔを８等分の時間に分割するカウンタＺ
のカウントを示す（第２図、（Ｃ）参照）。
第°３図の波形（ｂ）の局部ビットクロックの実効パル
スエツジはＮ／２−４で決定されたカウントに位置され
る（いわゆるビットサンプリングの中央）；これは第３
図において垂直の実線で示されている。
スエツジはＮ／２−４で決定されたカウントに位置され
る（いわゆるビットサンプリングの中央）；これは第３
図において垂直の実線で示されている。
受信パルスの期間とは無関係に、局部ビットクロックの
パルスエツジが通信信号の受信パルスの中央に位置され
ない場合にのみ、位相評価論理回路ＰＡＬは第１または
第２の制御ラインＳＬＵ。
パルスエツジが通信信号の受信パルスの中央に位置され
ない場合にのみ、位相評価論理回路ＰＡＬは第１または
第２の制御ラインＳＬＵ。
ＳＬＤを介してカウンタＺに訂正信号を送信する（以下
に説明されている）。
に説明されている）。
以下において、本発明を特徴とする種々のケースがｍ４
図に示される位相評価論の回路の真値表により示されて
いる。
図に示される位相評価論の回路の真値表により示されて
いる。
２部分の真値表は、上半分の第１段目において３つの出
力Ａ、Ｂ、Ｃを介して位相評価論理回路ＰＡＬに供給さ
れる８カウントを示す。第２段目は、（ａ）に関して２
カウントだけシフトされる各カウントにおけるシフトレ
ジスタＳＲの２つの出力Ｑｌ、Ｑ２におけるビットの組
合せ１０（バルス前縁）を示す。ＦＦＵと示された第３
の段目において、２段目の中に入れられたカウントで評
価“パルス前縁゛がそれぞれ受信パルスのないこと、ま
たは受信された進相パルスがあることを表す場合、０ま
たは１が入れられる。同様に、２段目の中に入れられた
カウントで評価“パルス後縁“がそれぞれ受信パルスの
ないこと、または遅延した受信パルスがあることを表す
場合、０または１はＦＦＤと示された第４段目に入れら
れる。
力Ａ、Ｂ、Ｃを介して位相評価論理回路ＰＡＬに供給さ
れる８カウントを示す。第２段目は、（ａ）に関して２
カウントだけシフトされる各カウントにおけるシフトレ
ジスタＳＲの２つの出力Ｑｌ、Ｑ２におけるビットの組
合せ１０（バルス前縁）を示す。ＦＦＵと示された第３
の段目において、２段目の中に入れられたカウントで評
価“パルス前縁゛がそれぞれ受信パルスのないこと、ま
たは受信された進相パルスがあることを表す場合、０ま
たは１が入れられる。同様に、２段目の中に入れられた
カウントで評価“パルス後縁“がそれぞれ受信パルスの
ないこと、または遅延した受信パルスがあることを表す
場合、０または１はＦＦＤと示された第４段目に入れら
れる。
したがって、真値表の上半分は基準“Ｎ／２．−４を特
徴とするビットクロックの実効パルス端部に対するカウ
ントに関連する受信パルスの前縁におけるカウント“の
評価を表す。
徴とするビットクロックの実効パルス端部に対するカウ
ントに関連する受信パルスの前縁におけるカウント“の
評価を表す。
例えば第３図の波形（ｃ）を参照すると、受信パルスの
前縁が第３図の（ａ）に示される１のカウントで決定さ
れるとする。受信されるパルスは望ましいＴ／２の期間
を有し、カウント１で検出されるパルス端部は以下“サ
ンプリングカウント”として示されるカウントＮ／２−
４に関連して早すぎるあるカウントで発生すると仮定す
る。結果として、訂正信号ＤＯＷＮが第２のフリップフ
ロップＦＦＤに蓄積される（第４図、第４段目のエント
リイ “１゛参照）。第３図の波形（Ｃ）および第４図
に示されている受信パルスの後縁の、表の下半分の第２
段目のＱｌ−０，Ｑ２−１がカウント７で決定される場
合、第４図の下半分の第１段目に示されるように、受信
パルスは所望の期間Ｔ／２ （２カウントで）とは異な
るがしかしサンプリングカウントに関して対称的な期間
を有するパルスである。しかしながら、この拡張したパ
ルスは本発明にしたがってサンプリングカウントに関し
て中心でサンプルされるため、訂正信号は全く要求され
ないため、第２のフリップフロップＦＦＤに蓄積される
訂正信号ＤＯＷＮは第４図、表の下半分の第４段目の、
第１段目のカウント５の下のエントリイ１に示されるよ
うにリセットされる。真値表におけるエントリイｌは予
め蓄積された訂正信号ＤＯＷＮ（またはＵＰ）がリセッ
トされることを示す。
前縁が第３図の（ａ）に示される１のカウントで決定さ
れるとする。受信されるパルスは望ましいＴ／２の期間
を有し、カウント１で検出されるパルス端部は以下“サ
ンプリングカウント”として示されるカウントＮ／２−
４に関連して早すぎるあるカウントで発生すると仮定す
る。結果として、訂正信号ＤＯＷＮが第２のフリップフ
ロップＦＦＤに蓄積される（第４図、第４段目のエント
リイ “１゛参照）。第３図の波形（Ｃ）および第４図
に示されている受信パルスの後縁の、表の下半分の第２
段目のＱｌ−０，Ｑ２−１がカウント７で決定される場
合、第４図の下半分の第１段目に示されるように、受信
パルスは所望の期間Ｔ／２ （２カウントで）とは異な
るがしかしサンプリングカウントに関して対称的な期間
を有するパルスである。しかしながら、この拡張したパ
ルスは本発明にしたがってサンプリングカウントに関し
て中心でサンプルされるため、訂正信号は全く要求され
ないため、第２のフリップフロップＦＦＤに蓄積される
訂正信号ＤＯＷＮは第４図、表の下半分の第４段目の、
第１段目のカウント５の下のエントリイ１に示されるよ
うにリセットされる。真値表におけるエントリイｌは予
め蓄積された訂正信号ＤＯＷＮ（またはＵＰ）がリセッ
トされることを示す。
受信パルスの後縁が第３図の（ｆ）および第４図の上半
分の第１段目のカウント３で発生し、関連した後縁パル
スエツジが第４図の下半分の第１段目のカウント５で発
生する場合、受信パルスは所望の期間Ｔ／２よりも短い
期間を有するが、サンプリングカウントＮ／２に関して
対称的なパルスである。カウント３におけるパルス前縁
に応答して、訂正信号ＵＰは第４図の上半分の第３段目
のエントリイ１で第１のフリップフロップＦＦＵに蓄積
される。位相評価論理回路ＰＡＬはそのパルスが“ただ
１つの“短くされたが正確にサンプルされたパルスであ
ると決定するので、第１のフリップフロップＦＦＵに蓄
積された訂正信号ＵＰは第４図の下半分の第３段目の、
第１段目のカウント５の下のエントリイ１に示されるよ
うにリセットされる。
分の第１段目のカウント３で発生し、関連した後縁パル
スエツジが第４図の下半分の第１段目のカウント５で発
生する場合、受信パルスは所望の期間Ｔ／２よりも短い
期間を有するが、サンプリングカウントＮ／２に関して
対称的なパルスである。カウント３におけるパルス前縁
に応答して、訂正信号ＵＰは第４図の上半分の第３段目
のエントリイ１で第１のフリップフロップＦＦＵに蓄積
される。位相評価論理回路ＰＡＬはそのパルスが“ただ
１つの“短くされたが正確にサンプルされたパルスであ
ると決定するので、第１のフリップフロップＦＦＵに蓄
積された訂正信号ＵＰは第４図の下半分の第３段目の、
第１段目のカウント５の下のエントリイ１に示されるよ
うにリセットされる。
２つの前記のケースにおいて、第３図の波形（ｃ）およ
び（ｆ）を参照すると、本発明により受信パルスの実際
の期間は前縁および後縁の決定から得られることができ
、サンプリングカウントに関して対称的なパルスを訂正
する必要がないので、位相訂正は行われない。
び（ｆ）を参照すると、本発明により受信パルスの実際
の期間は前縁および後縁の決定から得られることができ
、サンプリングカウントに関して対称的なパルスを訂正
する必要がないので、位相訂正は行われない。
第３図の波形（ｄ）および第４図の上半分における第１
および第４段目に示されるように、パルス前縁がカウン
ト１で発生し、パルス後縁がカウント５で発生した場合
、これは、パルスがサンプリングカウント４に関して非
対称的なので実際の位相シフト（遅延）を示す。
および第４段目に示されるように、パルス前縁がカウン
ト１で発生し、パルス後縁がカウント５で発生した場合
、これは、パルスがサンプリングカウント４に関して非
対称的なので実際の位相シフト（遅延）を示す。
第４図の上半分の、第４段目に見られるように、訂正信
号ＤＯＷＮは第２のフリップフロップＦＦＤに蓄積され
、第２の制御ラインＳＬＤを介してカウンタＺの第２の
訂正入力に２に送信される（第４図の下半分の第４段目
の、エントリイＸ−注意を払わない、すなわちリセット
なし）。訂正信号ＤＯＷＮはカウンタＺのカウントパル
スを抑制させる。
号ＤＯＷＮは第２のフリップフロップＦＦＤに蓄積され
、第２の制御ラインＳＬＤを介してカウンタＺの第２の
訂正入力に２に送信される（第４図の下半分の第４段目
の、エントリイＸ−注意を払わない、すなわちリセット
なし）。訂正信号ＤＯＷＮはカウンタＺのカウントパル
スを抑制させる。
第３図の波形（ｅ）および第４図の第１および第３段目
のように、パルス前縁がカウント３で発生し、パルス後
縁がカウント７で発生する場合、これは実際の位相シフ
ト（進相）を示す。このとき訂正は、第１のフリップフ
ロップＦＦＵに訂正信号ＵＰを蓄積することによって実
行される。訂正信号ＵＰは第１の制御ラインＳＬＵを介
してカウンタＺの第１の訂正入力Ｋｌに供給され、付加
的カウントパルスを挿入させる。
のように、パルス前縁がカウント３で発生し、パルス後
縁がカウント７で発生する場合、これは実際の位相シフ
ト（進相）を示す。このとき訂正は、第１のフリップフ
ロップＦＦＵに訂正信号ＵＰを蓄積することによって実
行される。訂正信号ＵＰは第１の制御ラインＳＬＵを介
してカウンタＺの第１の訂正入力Ｋｌに供給され、付加
的カウントパルスを挿入させる。
本発明による回路装置全体は、クロック発生器ＴＧとし
ての水晶発振器およびプログラム可能な論理アレイによ
り構成されることができる。したがってそれは非常に少
ない空間を占有し、安価であって、ディスクリート部品
を全く必要としない。
ての水晶発振器およびプログラム可能な論理アレイによ
り構成されることができる。したがってそれは非常に少
ない空間を占有し、安価であって、ディスクリート部品
を全く必要としない。
第１図は本発明による回路装置のブロック図である。
第２図は本発明による方法を説明するための第１のタイ
ミング図である。 第３図は本発明による方法を説明するための第２のタイ
ミング図である。 第４図は本発明による位相評価論理回路に対する真値表
を示す。 ＴＧ・・・クロック発生器、ＳＲ・・・シフトレジスタ
、ＰＡＬ・・・位相評価論理回路、２・・・カウンタ、
ＯＲ・・・オアゲート、ＦＦＵ・・・第１のフリップフ
ロップ、ＦＦＤ・・・第２のフリップフロップ、ＳＬＵ
・・・第１の制御ライン、ＳＬＤ・・・第２の制御ライ
ン。 出願人代理人 弁理士 鈴江武彦
ミング図である。 第３図は本発明による方法を説明するための第２のタイ
ミング図である。 第４図は本発明による位相評価論理回路に対する真値表
を示す。 ＴＧ・・・クロック発生器、ＳＲ・・・シフトレジスタ
、ＰＡＬ・・・位相評価論理回路、２・・・カウンタ、
ＯＲ・・・オアゲート、ＦＦＵ・・・第１のフリップフ
ロップ、ＦＦＤ・・・第２のフリップフロップ、ＳＬＵ
・・・第１の制御ライン、ＳＬＤ・・・第２の制御ライ
ン。 出願人代理人 弁理士 鈴江武彦
Claims (5)
- （１）受信端部におけるクロック発生器はビットクロッ
クの周波数のＮ倍の周波数を有する基準クロックを発生
し、周波数分割装置として動作し少なくともＮカウント
状態を有するカウンタはその出力の１つに出力されるビ
ットクロックの周波数に基準クロックを分割するように
基準クロックによって周期的にインクレメントされ、ビ
ットクロックの周期はＮ個の等分の時間に分割され、カ
ウンタの出力において供給されたビットクロックの実効
パルスエッジはＮ／２により決定されたカウントで発生
される受信されたデジタル通信信号からビットクロック
を回復する方法において、位相評価論理回路は通信信号
の受信パルスのそれぞれの前縁および後縁が発生するカ
ウントを決定し、カウンタによって供給されたビットク
ロックのパルスエッジが通信信号の受信パルスの中央に
存在しない場合にだけ、受信パルスの期間とは無関係に
位相評価論理回路はカウンタに位相訂正信号を送信する
ことを特徴とする方法。 - （２）受信パルスの前縁がＮを偶数の自然数としてカウ
ントＮ−（Ｎ−１）またはＮ／２−１で発生し、パルス
の後縁がカウントＮ−１またはＮ／２＋１で発生する場
合、位相訂正信号は位相評価論理回路によって出力され
ず、そのため受信されるパルスの所望の期間とは異なる
期間を有するが、カウントＮ／２に関して対称的なパル
スが与えられることを特徴とする請求項１記載の方法。 - （３）受信パルスの前縁および後縁に対して位相評価論
理回路によって決定されたカウントがカウントＮ／２を
先行または遅延していることが分かった場合、カウンタ
は付加的なカウントパルスを挿入させるか、もしくはカ
ウントパルスを抑制させる位相訂正信号を供給されるこ
とを特徴とする請求項１または２記載の方法。 - （４）周波数分割装置として動作し、少なくともＮカウ
ント状態を有するカウンタは、クロック発生器に接続さ
れたクロック入力と受信ラインに接続されている位相評
価論理回路に結合された出力とを有する請求の範囲１乃
至３のいずれか１項記載の方法を実行する回路装置にお
いて、 受信ラインはクロック発生器に接続されているクロック
入力と位相評価論理回路に結合されたその２個の並列出
力とを有する２段直列並列シフトレジスタの信号入力に
接続され、位相評価論理回路は付加的なカウントパルス
を挿入する訂正信号を一時的に蓄積するために第１のフ
リップフロップに、またカウンタのカウントパルスを抑
制する訂正信号を一時的に蓄積するために第２のフリッ
プフロップに接続され、クロック発生器はフリップフロ
ップのクロック入力に接続され、第１のフリップフロッ
プの出力および第２のフリップフロップの出力はそれぞ
れ第１の制御ラインおよび第２の制御ラインを介してカ
ウンタの第１の訂正入力および第２の訂正入力に接続さ
れていることを特徴とする回路装置。 - （５）フリップフロップはＤフリップフロップであり、
第１のフリップフロップの出力および第２のフリップフ
ロップの出力は位相評価論理回路にフィードバックされ
ることを特徴とする請求項４記載の回路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3818843A DE3818843A1 (de) | 1988-06-03 | 1988-06-03 | Verfahren und schaltungsanordnung zur rueckgewinnung eines bittaktes aus einem empfangenen digitalen nachrichtensignal |
| DE3818843.0 | 1988-06-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0250643A true JPH0250643A (ja) | 1990-02-20 |
| JPH0761067B2 JPH0761067B2 (ja) | 1995-06-28 |
Family
ID=6355738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14092589A Expired - Lifetime JPH0761067B2 (ja) | 1988-06-03 | 1989-06-02 | 受信されたデジタル通信信号からビットクロックを回復する方法および回路装置 |
Country Status (14)
| Country | Link |
|---|---|
| US (1) | US5025461A (ja) |
| EP (1) | EP0345564B1 (ja) |
| JP (1) | JPH0761067B2 (ja) |
| CN (1) | CN1011460B (ja) |
| AT (1) | ATE117482T1 (ja) |
| AU (1) | AU614138B2 (ja) |
| CA (1) | CA1308448C (ja) |
| DE (2) | DE3818843A1 (ja) |
| ES (1) | ES2070143T3 (ja) |
| FI (1) | FI97584C (ja) |
| MX (1) | MX170655B (ja) |
| NO (1) | NO180138C (ja) |
| PT (1) | PT90723A (ja) |
| ZA (1) | ZA894069B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002069553A1 (fr) * | 2001-02-27 | 2002-09-06 | Toa Corporation | Circuit de reproduction d'horloge |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW255079B (en) * | 1994-09-30 | 1995-08-21 | At & T Corp | Communications unit with data and clock recovery circuit |
| JPH0923220A (ja) * | 1995-05-05 | 1997-01-21 | Philips Electron Nv | クロック信号回復用の回路、制御ループ及びそれらからなる送信システム |
| US6522188B1 (en) | 1998-04-10 | 2003-02-18 | Top Layer Networks, Inc. | High-speed data bus for network switching |
| US7002982B1 (en) * | 1998-07-08 | 2006-02-21 | Broadcom Corporation | Apparatus and method for storing data |
| FR2781943B1 (fr) | 1998-07-30 | 2000-09-15 | Thomson Multimedia Sa | Procede de recuperation d'horloge lors de l'echantillonnage de signaux de type numerique |
| US6343364B1 (en) * | 2000-07-13 | 2002-01-29 | Schlumberger Malco Inc. | Method and device for local clock generation using universal serial bus downstream received signals DP and DM |
| US6888905B1 (en) | 2001-12-20 | 2005-05-03 | Microtune (San Diego), Inc. | Low deviation index demodulation scheme |
| JP3949081B2 (ja) * | 2003-06-09 | 2007-07-25 | 株式会社東芝 | サンプリング周波数変換装置 |
| US7135905B2 (en) * | 2004-10-12 | 2006-11-14 | Broadcom Corporation | High speed clock and data recovery system |
| EP1813029B1 (en) * | 2004-11-12 | 2009-04-22 | Analog Devices, Inc. | Timing system and method for a wireless transceiver system |
| CN100397356C (zh) * | 2004-12-17 | 2008-06-25 | 上海环达计算机科技有限公司 | Pci测试卡及其测试方法 |
| US8705680B2 (en) * | 2006-06-29 | 2014-04-22 | Nippon Telegraph And Telephone Corporation | CDR circuit |
| KR101381359B1 (ko) * | 2006-08-31 | 2014-04-04 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 클록 생성 회로 및 이 클록 생성 회로를 구비한 반도체장치 |
| DE102007002302A1 (de) * | 2007-01-16 | 2008-07-24 | Austriamicrosystems Ag | Anordnung und Verfahren zur Rückgewinnung eines Trägersignals und Demodulationseinrichtung |
| US7719256B1 (en) * | 2008-03-20 | 2010-05-18 | The United States Of America As Represented By The Secretary Of The Navy | Method for determining a separation time |
| US20160112223A1 (en) * | 2013-05-10 | 2016-04-21 | Mitsubishi Electric Corporation | Signal processing device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5541074A (en) * | 1978-09-19 | 1980-03-22 | Fujitsu Ltd | Timing pick up system |
| JPS59143444A (ja) * | 1983-02-04 | 1984-08-17 | Hitachi Ltd | デイジタルフエ−ズロツクドル−プ回路 |
| JPS60251741A (ja) * | 1984-05-28 | 1985-12-12 | Fujitsu Ltd | 識別回路 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3668315A (en) * | 1970-05-15 | 1972-06-06 | Hughes Aircraft Co | Receiver timing and synchronization system |
| US3697689A (en) * | 1970-12-23 | 1972-10-10 | North American Rockwell | Fine timing recovery system |
| DE2354103A1 (de) * | 1973-10-29 | 1975-05-07 | Siemens Ag | Schaltungsanordnung zur regelung der phasenlage eines taktsignals |
| DE2435687C3 (de) * | 1974-07-24 | 1979-06-07 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Schaltungsanordnung zum Empfangen von isochron binär modulierten Signalen in Fernmeldeanlagen |
| DE2935353A1 (de) * | 1979-09-01 | 1981-03-19 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Einrichtung zum synchronisieren des empfangsbittaktes eines datenempfaengers entsprechend den bituebergaengen des datensignals |
| US4546394A (en) * | 1982-01-29 | 1985-10-08 | Sansui Electric Co., Ltd. | Signal reconstruction circuit for digital signals |
| US4535461A (en) * | 1983-06-01 | 1985-08-13 | Cincinnati Electronics Corporation | Digital clock bit synchronizer |
| DE3679351D1 (de) * | 1985-05-15 | 1991-06-27 | Siemens Ag | Schaltungsanordnung zur rueckgewinnung des taktes eines isochronen binaersignales. |
| IT1222405B (it) * | 1987-07-30 | 1990-09-05 | Gte Telecom Spa | Estrattore digitale di segnale orologio con aggancio e correzione di fase per segnali bipolari |
| US4789996A (en) * | 1988-01-28 | 1988-12-06 | Siemens Transmission Systems, Inc. | Center frequency high resolution digital phase-lock loop circuit |
| US4896337A (en) * | 1988-04-08 | 1990-01-23 | Ampex Corporation | Adjustable frequency signal generator system with incremental control |
-
1988
- 1988-06-03 DE DE3818843A patent/DE3818843A1/de not_active Withdrawn
-
1989
- 1989-05-22 AU AU35024/89A patent/AU614138B2/en not_active Ceased
- 1989-05-26 AT AT89109517T patent/ATE117482T1/de active
- 1989-05-26 DE DE58908897T patent/DE58908897D1/de not_active Expired - Lifetime
- 1989-05-26 MX MX016197A patent/MX170655B/es unknown
- 1989-05-26 EP EP89109517A patent/EP0345564B1/de not_active Expired - Lifetime
- 1989-05-26 ES ES89109517T patent/ES2070143T3/es not_active Expired - Lifetime
- 1989-05-29 ZA ZA894069A patent/ZA894069B/xx unknown
- 1989-05-29 NO NO892151A patent/NO180138C/no unknown
- 1989-05-31 FI FI892643A patent/FI97584C/fi not_active IP Right Cessation
- 1989-06-02 JP JP14092589A patent/JPH0761067B2/ja not_active Expired - Lifetime
- 1989-06-02 PT PT90723A patent/PT90723A/pt not_active Application Discontinuation
- 1989-06-02 CN CN89103670A patent/CN1011460B/zh not_active Expired
- 1989-06-02 CA CA000601616A patent/CA1308448C/en not_active Expired - Lifetime
- 1989-06-05 US US07/362,802 patent/US5025461A/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5541074A (en) * | 1978-09-19 | 1980-03-22 | Fujitsu Ltd | Timing pick up system |
| JPS59143444A (ja) * | 1983-02-04 | 1984-08-17 | Hitachi Ltd | デイジタルフエ−ズロツクドル−プ回路 |
| JPS60251741A (ja) * | 1984-05-28 | 1985-12-12 | Fujitsu Ltd | 識別回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002069553A1 (fr) * | 2001-02-27 | 2002-09-06 | Toa Corporation | Circuit de reproduction d'horloge |
| US6862332B2 (en) | 2001-02-27 | 2005-03-01 | Toa Corporation | Clock reproduction circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| US5025461A (en) | 1991-06-18 |
| ATE117482T1 (de) | 1995-02-15 |
| MX170655B (es) | 1993-09-03 |
| AU614138B2 (en) | 1991-08-22 |
| ES2070143T3 (es) | 1995-06-01 |
| FI892643A0 (fi) | 1989-05-31 |
| CN1011460B (zh) | 1991-01-30 |
| ZA894069B (en) | 1990-09-26 |
| FI97584B (fi) | 1996-09-30 |
| EP0345564A2 (de) | 1989-12-13 |
| NO180138B (no) | 1996-11-11 |
| FI97584C (fi) | 1997-01-10 |
| EP0345564B1 (de) | 1995-01-18 |
| NO892151D0 (no) | 1989-05-29 |
| DE58908897D1 (de) | 1995-03-02 |
| CN1038736A (zh) | 1990-01-10 |
| NO180138C (no) | 1997-02-19 |
| PT90723A (pt) | 1989-12-29 |
| AU3502489A (en) | 1989-12-07 |
| NO892151L (no) | 1989-12-04 |
| CA1308448C (en) | 1992-10-06 |
| FI892643A (fi) | 1989-12-04 |
| EP0345564A3 (de) | 1991-04-10 |
| DE3818843A1 (de) | 1989-12-07 |
| JPH0761067B2 (ja) | 1995-06-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0250643A (ja) | 受信されたデジタル通信信号からビットクロックを回復する方法および回路装置 | |
| US4584695A (en) | Digital PLL decoder | |
| US4821297A (en) | Digital phase locked loop clock recovery scheme | |
| US3755748A (en) | Digital phase shifter/synchronizer and method of shifting | |
| US4600943A (en) | Sampling pulse generator | |
| US5349610A (en) | Digital data detecting and synchronizing circuit | |
| US5103185A (en) | Clock jitter suppressing circuit | |
| CN116931658A (zh) | 一种基于数模转换器的多板同步时钟架构及方法 | |
| US4404680A (en) | Digital phase synchronizer | |
| CA1310711C (en) | Two-stage synchronizer | |
| EP0176561B1 (en) | Digital phase-locked loop circuit | |
| US4775989A (en) | Timing phase detector circuit | |
| KR910000624B1 (ko) | 비트 동기 회로 및 방법 | |
| JP2001230824A (ja) | データ受信方式 | |
| JP2001230765A (ja) | クロック信号抽出回路 | |
| JP2002319928A (ja) | 中心位相判定回路とその中心位相判定方法 | |
| US6603829B1 (en) | Programmable phase matching | |
| KR960006466B1 (ko) | 전송시스템의 데이타 리타이밍회로 | |
| JPS6320051B2 (ja) | ||
| US4081755A (en) | Baud rate generator utilizing single clock source | |
| JPH08149119A (ja) | ビット位相同期回路 | |
| JPS6146642A (ja) | 直列デ−タ伝送装置用受信デ−タサンプリングパルス発生回路 | |
| KR100204062B1 (ko) | 저속 데이타 프레임 위상 정렬기 | |
| KR950002305B1 (ko) | 수신데이타에 의한 동기클록발생회로 | |
| JPH05347555A (ja) | 可変分周回路 |