JPH0923220A - クロック信号回復用の回路、制御ループ及びそれらからなる送信システム - Google Patents

クロック信号回復用の回路、制御ループ及びそれらからなる送信システム

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JPH0923220A
JPH0923220A JP11163396A JP11163396A JPH0923220A JP H0923220 A JPH0923220 A JP H0923220A JP 11163396 A JP11163396 A JP 11163396A JP 11163396 A JP11163396 A JP 11163396A JP H0923220 A JPH0923220 A JP H0923220A
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JP
Japan
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value
oscillator
phase
digital
circuit
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JP11163396A
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English (en)
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Georg Dr Frank
フランク ゲオルク
Werner Dr Rosenkranz
ローゼンクランツ ヴェルナー
Alfons Schinabeck
シナベック アルフォンス
Karl Skibba
シーバ カルル
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Koninklijke Philips NV
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Philips Electronics NV
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    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
    • H03L7/0992—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock

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  • Signal Processing (AREA)
  • Time-Division Multiplex Systems (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】 【課題】 デジタル制御ループ（５）によるデジタル入
力信号からクロック信号を回復する回路（３）からなる
送信システムを提供する。 【解決手段】 この制御ループは位相検出器（１０）と
制御回路（１６）とからなる。位相検出器（１０）はデ
ジタル入力信号のサンプル値から少なくとも２つの位相
値を発生し、入力値での状態の変化の発生で発振器値の
振幅に依存するデジタル発振器（１４）の発振器値を発
生する。制御回路（１６）は位相値に依存してデジタル
発振器（１４）のカウント期間の長さを決める。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はデジタル入力信号か
らクロック信号を回復する回路からなる送信システムに
関する。
【０００２】
【従来の技術】そのような送信システムは、例えばプレ
シオクロナス（ｐｌｅｓｉｏｃｈｒｏｎｏｕｓ）信号、
又は同期デジタル階層（ＳＤＨ）の信号の送信に用いら
れる。マルチプレクサはプレシオクロナス信号のデータ
を仮想コンテナ（例えば仮想コンテナＶＣ−２）に挿入
し、仮想コンテナの全体からＳＴＭ−１信号（ＳＴＭ＝
同期運搬モジュール）を発生する。それで入来するプレ
シオクロナス信号から得られたクロック信号は局部クロ
ック信号に適合される。入来する入力信号からクロック
信号を得るために、クロック信号回復用の回路が必要で
ある。
【０００３】
【発明が解決しようとする課題】故に本発明の目的は送
信システム用のクロック信号を回復するための回路を提
供することにある。
【０００４】
【課題を解決するための手段】この目的は上記の型の送
信システムにより達成され、それは以下のような特徴を
有する：送信システムはデジタル制御ループによるデジ
タル入力信号からクロック信号を回復する回路からな
る。このデジタル制御ループは： − デジタル入力信号のサンプル値から得られる入力値
及びデジタル発振器の発振器値を受け、一連の入力値で
の状態の変化の発生時発振器値の大きさに依存する少な
くとも２つの位相値を発生する位相検出器と； − 位相値に依存してデジタル発振器のカウント期間の
長さを決める制御回路とからなる。
【０００５】本発明による送信システムはクロック信号
を回復する回路からなり、この回路は完全にデジタル回
路素子から形成される。クロック信号を回復する回路内
の位相検出器はデジタル入力信号のサンプル値から得ら
れる入力値を受ける。サンプル値が発生されるサンプリ
ング周波数は発生されるクロック信号の公称周波数より
明らかに高い。位相検出器は一連の入力値が状態の変化
を示すときにデジタル発振器から由来する発振器値の強
度を少なくとも１つの基準値と比較する。位相検出器は
例えば発振器値が基準値を超える場合には正の位相値で
ある。位相検出器は発振器値が基準値と等しい場合には
ゼロの位相値である。他の場合には位相検出器は負の位
相値である。３つの位相値の代わりに２つの位相値が発
生されることもまた可能である。発振器値及び基準値が
等しい場合には位相検出器は例えば正の位相値を発生す
る。
【０００６】制御回路は位相値からデジタル発振器用の
制御命令を発生し、その発振器は例えばカウンタとして
配置される。制御回路はデジタル発振器用のカウント間
隔を示し、サンプリング周波数が例えば１９．４４ＭＨ
ｚに等しく、回復クロック周波数の公称周波数が２．０
４８ＭＨｚである場合に制御回路は位相値に依存してカ
ウンタ間隔９及び１０を発生する。何故ならば２つの周
波数の比は９．５であるからである。それでデジタル発
振器として配置されたカウンタはそのサンプリング周波
数が１９．４４であるクロック信号でクロックされる。
例えばサンプリング周波数と公称周波数との間の比が３
つのカウント間隔の中間の一つに概略等しいときにデジ
タル発振器に３つの異なるカウント間隔を適用すること
がまた可能である。
【０００７】クロック信号を回復する回路の純粋なデジ
タル構造に加えて、この回路は良いジッター挙動をまた
示す。例えばマルチプレクサの出力信号内のジッターは
顕著に増加することはない。上記のように位相検知器の
実施例は一連の入力値内に状態の変化があるときに利用
可能な発振器値を基準値と比較する。発振器値が基準値
を超える場合には第一の位相値を発生し、又は発振器値
が基準値と等しい場合には第二の位相値を発生し、又は
発振器値が基準値より低い場合には第三の位相値を発生
する。
【０００８】制御回路の実施例は重み付けされた位相値
を受け、重み付け操作の後にデジタル発振器のカウント
期間の長さを決める２つの量子化された値を発生する量
子化器からなる制御回路は量子化器に印加された値と重
みづけされた量子化値と間の差の値を発生し、重みづけ
された位相値に反転された差の値を印加するフィードバ
ック回路からなる場合にはジッター挙動は更に改善され
る。このフィードバック回路はデジタル発振器に印加さ
れた制御命令のより頻繁な変化を示すシグマ−デルタ変
調を表す。
【０００９】回復されたクロック信号を発生するために
パルス形成器は発振器値を受け、発振器値が閾値以下に
なるときにはパルス分離を形成し、そうでないときには
パルストップを形成するように用いられるよう設けられ
る。クロック信号を更に回復する回路はサンプリング回
路及び比較回路を有するエッジ検出器からなる。サンプ
リング回路はデジタル入力信号をサンプルするよう用い
られ、比較回路はパターン比較によりサンプルされた入
力信号のエッジ変化を検出するよう用いられる。サンプ
リングによりサンプリング回路は例えば制限の後で比較
回路に印加されるサンプル値を発生する。比較回路は制
限されたサンプルを少なくとも１つのサンプルと比較す
る。多数のサンプル値がパターンに対応する場合にはエ
ッジの変化が入力信号で生じている。比較回路により発
生され、位相検出器に印加される一連の入力値はエッジ
の変化があるときには状態の変化を示す（例えば論理
「１」から論理「０」へ、又は逆も真である）。
【００１０】本発明はデジタル入力信号からデジタル制
御ループへクロック信号を回復する回路にまた関する。
【００１１】
【発明の実施の形態】本発明のこれらの及び他の特徴は
以下に示す実施例を参照して説明され、明らかとなる。
図１に示される送信システムはマルチプレクサ１とデマ
ルチプレクサ２とクロック信号を受ける回路３とからな
る。マルチプレクサ１は例えば複数のプレシオクロナス
信号を同期デジタル階層の仮想コンテナ内に挿入する。
それでクロック配列は回路３から回復されたクロック信
号と局部的に発生されたクロック信号との間でなされ
る。回路３は更にサンプリング周波数ｆc を有する局部
的に発生されたクロック信号を受け、これは明らかに回
復されたクロック信号の周波数より高い。例えば局部ク
ロック信号は１９．４４ＭＨｚのサンプリング周波数を
有し、回復されたクロック信号は２．０４８ＭＨｚの公
称周波数を有する。仮想コンテナはＳＴＭ−１フレーム
内に挿入される。仮想コンテナがデマルチプレクサ２内
で受けされた後にプレシオクロナス信号はそれから再び
形成される。
【００１２】図２に示されるクロック信号回復回路３の
例示的な実施例はエッジ検出器４とデジタル制御ループ
５とからなる。エッジ検出器４の例示的な実施例は図３
に示される。この実施例はサンプリング回路６とリミッ
タ７とレジスタ８と比較回路９とからなる。サンプリン
グ回路６はサンプリング周波数ｆc を有する局部クロッ
ク信号を介してマルチプレクサ１により発生される入力
信号をサンプルする。サンプル値はリミッタ７に印加さ
れ、これはサンプル値を論理「１」又は論理「０」に制
限する。一連の４つの制限されたサンプル値はレジスタ
８に連続的にバッファされ、それのクロック入力は局部
クロック信号を受ける。局部クロック信号をまた供給さ
れる比較回路９は予め決められた型に依存した入力値を
発生する。レジスタ内に記憶された値がシーケンス「１
１００」を示す場合には比較回路は前に発生された論理
「１」の代わりに論理「０」を有する入力値を発生す
る。型がシーケンス「００１１」を有する場合には入力
値のシーケンス内の状態の逆の変化がある。
【００１３】一連の入力値はデジタル制御ループ５内に
含まれる位相検出器１０に印加される。更にまた図２に
示されるデジタル制御ループ５は加算器１１と量子化器
１２と加算器１３とカウンタとして配置されるデジタル
発振器１４とパルス形成器１５とからなる。位相検出器
１０はエッジ検出器４から入力値のみならず、デジタル
発振器１４により発生された発振器値もまた受ける。位
相検出器１０は一連の入力値内で論理「１」から論理
「０」への状態の、又はその逆の変化がある場合に利用
可能な発振器値を基準値と比較する。上記の周波数比の
場合には基準値は例えば５である。基準値が発振器値よ
り小さい場合には位相検出器１０は位相値「＋１」を発
生する。基準値と発振器値が同じ場合には位相検出器１
０は位相値「０」を発生する。基準値が発振器値より大
きい場合には位相検出器１０は位相値「−１」を発生す
る。
【００１４】回路素子１１から１３は例えばデジタル発
振器１４用の制御命令の形態に対する制御回路を形成す
る。一定値「２」は加算器１１内の位相値に加算され
（重み付け）、それにより結果は重みづけされた位相値
である。量子化器１２は加算器１１により発生された値
が値「２」より大きいか等しい場合には量子化値「１」
を発生する。その他の場合には量子化器１２は量子化値
「０」を発生する。それに続く加算器１３では一定値
「９」が量子化値に加算される。加算器１３によりデジ
タル発振器１４へ印加されたこの一定値「９」はカウン
タとして配置されるデジタル発振器１４に対するカウン
タ間隔を示す。これもまた局部クロック信号を受けるカ
ウンタ１４はそれがその初期値にリセットされるまで９
又は１０のカウントユニットのいずれかをカウントす
る。
【００１５】回復されたクロック信号を形成し、２．０
４８ＭＨｚの公称周波数を有するパルス形成器１５はデ
ジタル発振器１４からの発振器値を受ける。パルス形成
器は発振器値が閾値「５」より下の場合にはパルストッ
プを示し、そうでなければパルス分離を示す。閾値は基
準値として周波数比により決定される。図４にクロック
信号回復回路３が示され、これは図２と比べて幾つかの
回路素子により拡張される。このクロック信号回復回路
は制御回路１６とフィードバック回路、又はシグマ−デ
ルタ変調器１７からなる。フィードバック回路１７はジ
ッター挙動を改善するために用いられる。フィードバッ
ク回路１７はマルチプレクサ１８と引き算器１９と遅延
素子２０とからなる。引き算器１９は加算器１１から重
みづけされた位相値と同様にマルチプレクサ１８により
重みづけされた量子化値を受ける。差の値は更に局部ク
ロック信号を受ける遅延素子２０を介して加算器１１に
反転された形で印加される。それによりマルチプレクサ
が量子化値を発生する係数Ｆは「２」又は「４」と等し
い。最良のジッター挙動は係数「４」で見いだされた。
係数が「４」に等しい場合には量子化器１２は加算器１
１が「４」より大きい又は等しい値を発生するまで量子
化値「１」を発生しない。
【図面の簡単な説明】
【図１】クロック信号を回復する回路からなる送信シス
テムを示す。
【図２】クロック信号を回復する回路の第一実施例を示
す。
【図３】図２に示される回路で用いられるエッジ検出器
を示す。
【図４】クロック信号を回復する回路の第二実施例を示
す。
【符号の説明】
１ マルチプレクサ ２ デマルチプレクサ ３ 回路 ４ エッジ検出器 ５ デジタル制御ループ ６ サンプリング回路 ７ リミッタ ８ レジスタ １０ 位相検出器 １１ 加算器 １２ 量子化器 １３ 加算器 １４ デジタル発振器 １５ パルス形成器 １６ 制御回路 １７ フィードバック回路 １８ マルチプレクサ １９ 引き算器 ２０ 遅延素子 ｆc サンプリング周波数
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヴェルナー ローゼンクランツ ドイツ連邦共和国，91080 マルロフシュ タイン，リングシュトラーセ 37 (72)発明者 アルフォンス シナベック ドイツ連邦共和国，91077 ヘルツレス, ドクトア・フェルトシュ・シュトラーセ 10 (72)発明者 カルル シーバ ドイツ連邦共和国，91227 ラインブルク, ディーペルスドルファー・ハオプトシュト ラーセ 50

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 デジタル制御ループ（５）によるデジタ
    ル入力信号からクロック信号を回復する回路（３）から
    なる送信システムであって、このデジタル制御ループ
    は： − デジタル入力信号のサンプル値から得られる入力値
    及びデジタル発振器（１４）の発振器値を受け、一連の
    入力値での状態の変化の発生時発振器値の大きさに依存
    する少なくとも２つの位相値を発生する位相検出器（１
    ０）と； − 位相値に依存してデジタル発振器（１４）のカウン
    ト期間の長さを決める制御回路（１６）とからなる送信
    システム。
  2. 【請求項２】 一連の入力値での状態の変化の発生時位
    相検知器（１０）は、 − 利用可能な発振器値を基準値と比較し、 − 発振器値が基準値を超える場合には第一の位相値を
    発生し、又は − 発振器値が基準値と等しい場合には第二の位相値を
    発生し、又は − 発振器値が基準値より低い場合には第三の位相値を
    発生することを特徴とする請求項１記載の送信システ
    ム。
  3. 【請求項３】 制御回路（１６）は重み付けされた位相
    値を受け、重み付け操作の後にデジタル発振器（１４）
    のカウント期間の長さを決める２つの量子化された値を
    発生する量子化器（１２）からなることを特徴とする請
    求項１又は２記載の送信システム。
  4. 【請求項４】 制御回路（１６）は量子化器（１２）に
    印加された値の間の差の値を発生し、重みづけされた量
    子化値を加算し、重みづけされた位相値に反転された差
    の値を印加するフィードバック回路（１７）からなるこ
    とを特徴とする請求項３記載の送信システム。
  5. 【請求項５】 回復されたクロック信号を発生するパル
    ス形成器（４）は発振器値を受け、発振器値が閾値以下
    になるときにはパルス分離を形成し、そうでないときに
    はパルストップを形成することを特徴とする請求項１乃
    至４のうちのいずれか一項記載の送信システム。
  6. 【請求項６】 クロック信号を回復する回路（３）はサ
    ンプリング回路（６）及び比較回路（９）を有するエッ
    ジ検出器（４）からなり、サンプリング回路（６）はデ
    ジタル入力信号をサンプルし、比較回路（９）はパター
    ン比較によりサンプルされた入力信号のエッジ変化を検
    出することを特徴とする請求項１乃至５のうちのいずれ
    か一項記載の送信システム。
  7. 【請求項７】− デジタル入力信号のサンプル値を表す
    入力値及びデジタル発振器（１４）の発振器値を受け、
    入力信号の状態の変化の発生時発振器値の大きさに依存
    する少なくとも２つの位相値を発生する位相検出器（１
    ０）と； − 位相値に依存してデジタル発振器（１４）のカウン
    ト期間の長さを決める制御回路（１６）とからなるデジ
    タル制御ループ（５）によりデジタル入力信号からクロ
    ック信号を回復する回路（３）。
  8. 【請求項８】− デジタル入力信号のサンプル値を表す
    入力値及びデジタル発振器（１４）の発振器値を受け、
    入力信号の状態の変化の発生時発振器値の振幅に依存す
    る少なくとも２つの位相値を発生する位相検出器（１
    ０）と； − 位相値に依存してデジタル発振器（１４）のカウン
    ト期間の長さを決める制御回路（１６）とからなるデジ
    タル制御ループ（５）。
JP11163396A 1995-05-05 1996-05-02 クロック信号回復用の回路、制御ループ及びそれらからなる送信システム Pending JPH0923220A (ja)

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