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Einrichtung zum Synchronisieren des Empfangsbittaktes eines Datenempfängers
entsprechend den Bitiibergangen des Datensignals Die Erfindung bezieht sich auf
eine Einrichtung mit den im Obei'begriff des Patentanspruchs 1 genannten Merkmalen.
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Eine derartige Einrichtung ist beispielsweise in der I)E-OS 1 2 4Or-,
beschrieben. Die bekannte Einrichtung enthalt unter anderem: einen ersten Signalgeber
für Taktsignale mit (1(1 N-fachen Nennbitrate von z.B. 200 bit/s des Datensignals,
wobei N beispielsweise gleich 2000 ist; einen zweiten Signalgeber für zwei aus schmalen
Impulsen mit jeweils unterschiedlicher Breite bestehende Korrektursignale, deren
Frequenz kleiner ist als die Nennbitrate des Datensignals und z.B. 175 llz betragt,
einen Frequenzteiler, dessen Ausgangs signal den Empfangsbittakt mit einer Frequenz
liefert, die stets ein wenig kleiner oder größer als die Nennbitrate ist; einen
digitalen Phasendetektor und eine Anzahl von logischen Verknüpfungsschaltungen.
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Der Erfindung liegt die Aufgabe zugrunde, eine Einrichtung der genannten
Gattung zu schaffen, die Taktsignale nur einer einzigen Frequenz und mit einfacher
Signalform verwendet und es aufgrund ihrer Arbeitsweise ermöglicht, den Phasendiskriminator
und alle logischen Verknüpfungsschaltungen durch ein einziges handelsübliches Bauelement
zu ersetzen Dies wird dadurch erreicht, daß die erfindungsgemäßeEinrichtung die
im Patent anspruch 1 gekennzeichneten Merkmale aufweist Anhand der Zeichnung wird
die Erfindung im folgenden näher erläutert. Es zeigen: Figur 1 als Blockschaltbild
ein Ausführungsbeispiel einer erfindungsgemäßen Einrichtung zum Synchronisieren
des Empfangsbittaktes eines Datenempfängers, Figur 2 in den Darstellungen (Zeilen)
a) bis k) den zeitlichen Verlauf der Signale bei verschiedenen Betriebszuständen
dieser Einrichtung, und Figur 3 eine Tabelle e huber die DurchschaTtun der einzelnen
Eingangssignale des Multiplexers einer erfindungsgemäßen Einrichtung in Abhängigkeit
vom Adreßwert der Steuersignale, und zwar sowohl für das Ausführungs beispiel der
Figuren 1 und 2 als auch für ein abg;ewandeltes weiteres Ausführungsbeispiel.
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Figur 1 zeigt eine Einrichtung zum Synchronisieren des Empfangsbittaktes
C eines Datenempfängers entsprechend den Bitübergängen eines an der Klemme D zugeführten
und von der Klemme D' an den Empfänger weitergegebenen Datensignals D.
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Ein Quarzoszillator 11 erzeugt ein Signal mit der N-fachen Frequenz
der Nennbitrate des Datensignals, welches in einem Frequenzteiler 12 in ein erstes
Taktsignal G (Figur 2a) entsprechend der n-fachen Nennbitrate (z.B n = N/64 = 32)
des Datensignals umgesetzt wird.
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Aus dem Taktsignal G wird in einer Umkehrstufe 13 ein zweites Takt
signal G mit gegenüber G negiertem Signalwert gewonnen und iiber ein vom Quarzoszillator
11 getaktetes Durchlauf-Flipflop 11i ein drittes Taktsignal H gewonnen, welches
gegenjiber dem zweiten Taktsignal G phasenverschoben ist (Figur 2b, c).
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Wenn nicht anders angegeben, wird im Text und in Figur 2 der >.eichnung
davon ausgegangen, daß als Schaltflanke für die Triggerung der getakteten Schaltstufen
bzw. die Erzeugung des Empfangsbittaktes die positive Flanke der betreffenden Signale
wirksam ist. Die Taktsignale G, G und H sind lediglich der Einfachheit halber mäanderförmig
dargestellt. Sie können jedoch auch ein wesentlich hiervon abweichendes Impulsverhsiltnis
aufweisen, da es im Rahmen der Erfindung nur auf die Lae der Schaltflanken der einzelnen
Signale ankommt.
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In einem durch das dritte Takt signal H getakteten Durchlauf-Flipflop
i5 wird ein erstes Hilfssignal A erzeugt, dessen Binärwert dem Bitwert des empfangenen
Datensignals D der jeweils nächsten (positiven) Schaltflanke von H folgt (Zeitpunkte
t1 und t2 in Figur 2e). In einem weiteren, gleichfalls durch das Signal H getakteten
Durchlauf-Flipflop wird ein zweites Hilfssignal B erzeugt, dessen Binärwort dem
Wert des am Eingang zugeführten Hilfssignal A mit einen Verzögerung von einer Taktperiode
des Taktsignals H folgt (Zeitpunkte t3 und t4 in Figur 2f).
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Als funktionswesentlichen zentralen Schaltungsbaustein enthält die
Synchronisiereinrichtung schließlich einem Multiplexer 17, dessen Ausgangssignal
Y dem Eingang eines Frequenzteilers 18 zugeführt wird Dieser liefert nach Teilung
der Taktfolge des Signals Y im Verhältnis n ein Signal C, das unmittelbar oder nach
Anpassung an die speziellen Erfordernisse des Datenempfängers als Empfang bittakt
dient (Figur 2g, 2i).
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Der Ausgang Y des Multiplexers 17 ist in bekannter Weise jeweils mit
demjenigen seiner Eingänge 0 bis 7 verbunden, der durch den Wert der an seinen Adreßeingängen
eingespeisten Signale, nämlich des ersten Hilfssignals A, des zweiten Hilfssignals
B und des Ausgangssignals C des Frequenzteilers 18 bestimmt ist. Dieser Zus enhang
ist in der Tabelle der Figur 3 dargestellt. Man ersieht hieraus, daß beispielsweise
jeweils dann, wenn die Signale C, B und A die der Binäradresse
3
entsprechenden Werte 0, 1 und 1 aufweisen, der Ausgang Y mit dem Eingang 3 des Multiplexers
verbunden ist.
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Die Eingänge 0 bis 7 des Multiplexers 17 sind nun in der in Figur
t dargestellten und aus Spalte I der Figur 3 ersichtlichen Weise mit den Signalgebern
12 und 13 für das erste Takt signal G und das zweite Taktsignal G sowie mit einem
dem Binärwert 0 entsprechenden festen Potential verbunden. Beim Ausführungsbeispiel
liegt also an den Eingängen 0, 3, 4 und 7 das Takt signal G, an den Eingängen 1
und 2 das Takt signal G und an den Eingängen 5 und 6 der Binärwert 0. Mit den oben
genannten Augenblickswerten 0, 1 und t des Empfangsbittaktes C und der Hilfssignale
A und B wire also auf den Ausgang Y des Multiplexers das Takt signal G (Figur 2a)
durchgeschaltet.
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Aus dem beschriebenen Aufbau der Einrichtung und der genannten Beschaltung
des Multiplexers 17 ergibt sich anhand der ifiuren 2 und 3 die folgende Arbeitsweise:
Zum Synchronisieren des Empfangsbittaktes C in Bezug auf das Datensignal D müssen
die Frequenz und die Phasenlage des Emltangsbittaktes - hier unmittelbar durch das
Ausgangssignal C de Frequenzteilers 18 verkörpert - jeweils so korrigiert werden,
daß dessen positive Flanke 20, 21 sich in Bezug auf die entsprechenden Bitübergänge
(Flanken) des Datensignals innerhalb eines vorgegebenen zulässigen Phasenbereichs
befindet.
Die negative Flanke 22 (Figur 2), dio in einer nachgeschalteten
Auswerteeinrichtung den Auswertezeitpunkt bestimmt, fällt dann ausreichend genau
mit der Bitmitte zusammen. Der vorgenannte Phasenbereich ist beim Ausführungsbeispiel
durch die beiden Zeitintervalle Si=(t3-ti) und S2 = (t4 - t2) gegeben. Das Jeweilige
etriebsverhalten der Einrichtung hängt deshalb von der relativen Lage des Zeitintervalls
St bzw. 52 zu der entsprechenden Flanke des Empfangsbittaktes C ab.
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Unter Zugrundelegung der bereits erläuterten Signalformen in den Zeilen
a) bis f) der Figuren 2 seien zunächst die Vorgänge außerhalb der genannten Zeitintervalle
St und 52 betrachtet, nämlich innerhalb der Zeitintervalle S3, S4 und 55.
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Innerhalb von S3 und S5 liefern die Hilfssignale an dio entsprechenden
Adreßeingänge des Multiplexers 17 stets den Binärwert 00, und innerhalb von 54 den
Binärwert i1.
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Dies hat zur Folge, daß unabhängig vom jeweiligen Wert dos Empfangsbittaktes
C während dieser Intervalle Y = G ist.
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Denn die durch C verbollständigten Adressen CBA = 011 und 111 führen
zur Durchschaltung des Ausgangs des Multiplexers 17 auf seine Eingänge 3 bzw. 7,
, die gemäß Figur 1 und Figur 3 Spalte I beide an das erste Taktsignal G angeschlossen
sind.
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Es werde nunmehr der in Zeile g) der Figur 2 dargestellte Fall betrachtet,
daß die Flanken 20 und 21 des unkorrigierten Empfangsbittaktes C (gestrichelter
Signalzug) den entsprechenden Zeitintervallen St und 52 nacheilen. Anhand der Zeilen
e), f)
und g) der Figur 2 ist zu ersehen, daß während des oben
definierten Zeitintervalls Sl die den Multiplexer steuernde Adresse CBA den Wert
001 hat, so daß gemäß Figur 2 Spalte I der Ausgang Y mit dem Eingang 1 des Multiplexers
17 verbunden ist und deshalb das Taktsignal G führt (Y = G).
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Anhand von Figur 2 ist zu erkennen, daß das Ausgangssignal Y infolge
des Übergangs vom Wert des ersten Taktsignals G in den Wert des zweiten Taktsignals
G innerhalb des Zeitintervails S1 gegenüber gleich langen anderen Zeitintervallen
einen zusätzlichen Impuls aufweist. Wegen der Taktteilung im Verhältnis n : 1 in
18 wird dadurch die Phase des Empfangsbittaktes C jeweils um 1/n der Sollbitzeit
in Richtung einer Voreilung (also nach links) nachgeregelt.
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Tn Figur 2 ist n der leichteren Darstellung halber mit einem relativ
kleinen Betrag von n = 6 angenommen. Die positiven flanken des korrigierten Empfangsbittaktes
C werden somit jeweils mit der dritten Schaltflanke des Signals Y (Zeile h) gebildet,
die auf eine negative Schaltflanke des Empfangsbittaktes C folgt und umgekehrt.
In Figur 2 ist dieser Zusammenhang durch Pfeile angedeutet, die von den Zeilen h)
und k) zu den darüberliegenden Zeilen g) bzw. i) weisen.
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Die Flanke 20' des korrigierten Empfangsbittaktes C wird demnach zu
einem Zeitpunkt gebildet, der entsprechend einer Periode
des Taktsignals
G vor der Flanke des unkorrigierten Signals liegt. Die negative Flanke 23' folgt
entsprechend der normalen Dauer einer Halbperiode von C mit der auf 202 folgenden
dritten Schaltflanke des Signals Y, das innerhalb des Zeitintervalls S4, wie bereits
erläutert, gleich dem Taktsignal G ist.
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Mit dem Eintritt in das Zeit intervall S2 ändert sich Y wegen des
bestehenden Adreßwertes CBA = OiO in Y = G . Dieses bildet wie aus Figur 2h zu ersehen,
bereits innerhalb dieses Zeile intervalls die dritte Schaltflanke von C nach der
Flanke 23' so daß der nunmehr synchronisierte Empfangsbittakt C mit einer vorgezogenen
Flanke 21' den Wert 1 annimmt. Dadurch ändert sich aber die Adresse für den Multiplexer
17 in CBA 3 112 worauf gemäß Figur 3 Spalte I dessen Ausgang mit dem Eingang 6 verbunden
wird und für die restliche Zeit des Zeitintervalis So den Signalwert Y = 0 annimmt.
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Dieser Signalwert ändert sich beim Übergang in das Zeitintervall S5
wegen des hier bestehenden Adreßwertes CBA - 100 in Y = G so daß die nächste negative
Flanke 24' des Empfangsbittaktes C im Vergleich zu einer normalen Halbperiode von
C um eine halbe Periode des Taktsignals G früher gebildet wird.
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Als nächstes sei der Fall betrachtet, daß gemäß den Zeilen i) und
k) der Figur 2 die Flanken 20 und 21 des unkorrigierten Empfangsbittaktes C gegenüber
den entsprechenden Zeitintervallen
51 und S2 voreilen. Innerhalb
des Zeitintervalls sl ist entsprechend dem Adreßwert CBA = 101 der Ausgang des Multiplexers
17 mit dem Eingang 5 verbunden und hat deshalb den Signalwert Y = 0. Wie in Zeile
k) zu ersehen, hat dies den Ausfall eines Taktimpulses zur Folge, so daß die nächste
negative Flanke 23' des Empfangsbittaktes C gegenüber der ursprünglichen Flanke
23 um eine Taktperiode verzögert erzeugt wird.
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Zu Beginn des Zeitintervalls S2 hat die am Multiplexer 17 anliegende
Adresse den Wert CBA = 010, so daß gemäß Figur 3 Spalte I sein Ausgangssignal von
Y = G in Y = G übergeht und entsprechend dessen Signalwert sofort eine Schaltflanke
bildet. Da es die dritte Schaltflanke nach der Flanke 23' des Empfangsbittaktes
C ist, entsteht mit ihr dessen nächste positive Flanke 21'. Der Empfangsbittakt
ist jetzt synchronisiert. Wegen des geänderten Signalwertes von C ändert sich auch
die Adresse, und zwar in CBA = 110. Dadurch wird für den Rest der Zeitperiode S2
Y = 0. In der anschließenden Zeitperiode S5 nimmt es wieder den Wert Y = G an. Wie
aus Figur 2k zu ersehen, hat sich durch die Änderungen des Ausgangssignals Y entsprechend
der Folge G-G-O-G die Anzahl der Schaltflanken dieses Signals nicht geändert.
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Anhand der erläuterten Betriebsfälle läßt sich die allgemeine Vorschrift
erkennen, nach der der Multiplexer 17 in die erfindungsgemäß gestaltete Einrichtung
eingefügt ist. Die Eingänge
des Multiplexers 17 sind mit den Signalgebern
für das erste Taktsignal G und das zweite Taktsignal G sowie mit dem dem Binärwert
0 entsprechenden festen Potential so verbunden, daB das Signal am Ausgang Y des
Multiplexers (in Abhängigkeit von den Augenblickswerten des ersten Hilfssignals
As des zweiten Hilfssignals B und des Ausgangssignals C des Frequenzteilers 18)
den folgenden Bedingungen genügt: 1) innerhalb zumindest eines der erläuterten Zeitintervalle
Sl und/oder S2 ist Y = G, soweit das Zeitintervall vor der entsprechenden Flanke
des Ausgangssignals C liegt, und Y = 0, soweit das Zeitintervall auf die genannte
Flanke folgt; und 2) außerhalb des betreffenden Zeitintervalls S1 oder So bzw. der
beiden Zeitintervalle ist Y = G.
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In Abweichung von dem beschriebenen und in seiner Funktion erläuterten
Ausführungsbeispiel nach den Figuren 1 und 2 kann es sich als zwecicmäßig erweisen,
zur Nachregelung der Synchronisation nicht beide Zeitintervalle Sl und 52, sondern
z.B. nur S1-, das die positive Flanke des Datensignals D kennzeichnet, auszuwerten.
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Gemäß Spalte II in Figur 3 läßt sich das in einfacher Weise dadurch
erreichen, daß in der Einrichtung der Figur 1 die Eingänge 2 und 6 des Multiplexers
17 nicht (wie mit gestrichelten Linien dargestellt) mit den Signalen G bzw. 0,
sondern
statt dessen beide mit dem Takt signal G beschaltet sind. Gemäß Figur 2 bedeutet
dies, daß alle während des Zeitintervalls S2 möglichen Adreßwerte, nämlich CBA =
0i0 und CBA = ltO,zu einem Ausgangswert Y = G führen, so daß also nur während des
Zeitintervalls S1 ein von G abweichender Ausgangswert Y auftreten kann.
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In weiterer Abwandlung des Ausführungsbeispiels wäre es möglich, die
Einrichtung so auszubilden, daß das Hilfssignal B dem Hilfssignal A nicht mit einer
Verzögerung von einer Taktperiode des dritten Taktsignals H (Zeilen c, e und f in
Figur 2) folgt, sondern mit dem doppelten oder mehrfachen Betrag einer Taktperiode.
Dadurch würde sich zwar in für die Voreilung und die Nacheilung des Empfangsbittaktes
C ungleiches (unsymmetrisches) Regelverhalten ergeben. Ein solches kann jedoch in
Sonderfällen durchaus brauchbar bzw.
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zweckmäßig sein.
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L e e r s e i t e