JPS6146642A - 直列デ−タ伝送装置用受信デ−タサンプリングパルス発生回路 - Google Patents
直列デ−タ伝送装置用受信デ−タサンプリングパルス発生回路Info
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- JPS6146642A JPS6146642A JP59167524A JP16752484A JPS6146642A JP S6146642 A JPS6146642 A JP S6146642A JP 59167524 A JP59167524 A JP 59167524A JP 16752484 A JP16752484 A JP 16752484A JP S6146642 A JPS6146642 A JP S6146642A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はサイクリ、クディジタル情報伝送装置（以下Ｏ
ＤＴと記す）等のＮＲＺ（Ｎｏｎｒ＠ｔｕｒｎ ｔｏ
Ｚ＠ｒｏ ）信号を用いた直列データ伝送装置において
、直列２値信号符号列として受信された入力データを正
確にサンプリングすることができるように、入力データ
のＯＮ１０ Ｆ Ｆ変化点ごとに、入力データとサンプ
リングパルスの同期のズレを検出して１段階づつにこれ
を補正し、常に入力データの中心部においてこれをサン
プリングすることができるようにした直列データ伝送装
置用受信データサンプリングパルス発生回路に関する。
ＤＴと記す）等のＮＲＺ（Ｎｏｎｒ＠ｔｕｒｎ ｔｏ
Ｚ＠ｒｏ ）信号を用いた直列データ伝送装置において
、直列２値信号符号列として受信された入力データを正
確にサンプリングすることができるように、入力データ
のＯＮ１０ Ｆ Ｆ変化点ごとに、入力データとサンプ
リングパルスの同期のズレを検出して１段階づつにこれ
を補正し、常に入力データの中心部においてこれをサン
プリングすることができるようにした直列データ伝送装
置用受信データサンプリングパルス発生回路に関する。
直列伝送データを受信し、これを並列伝送データに変換
する際には、受信側においてサンプリングパルスを発生
し、これにより受信データのサンプリングを行うのが通
例である。第２図は従来の直列受信データのサンプリン
グ法の概要を示し、横軸は時間軸、受信信号は同図（（
）に示すように１ビット当りの０又は１の持続時間を相
等しくする直列２進符号列として入力する。
する際には、受信側においてサンプリングパルスを発生
し、これにより受信データのサンプリングを行うのが通
例である。第２図は従来の直列受信データのサンプリン
グ法の概要を示し、横軸は時間軸、受信信号は同図（（
）に示すように１ビット当りの０又は１の持続時間を相
等しくする直列２進符号列として入力する。
サンプリングパルスは入力信号と一同期するように受信
側において一定周期をもって発生され、パルス幅は入力
データの１ビット当りの持続時間に較べ極めて短かく、
理想的には入力信号と完全に同期し、各パルスは各入力
データの（時間軸上の）中心部に位置する（第２図（ロ
））。第２図（ハ）は仲）のサンプリングパルスにより
抽出されたサンプリングデータ列を示し、その情報内容
は入力データのそれに等しい（この場合においては１，
０，１．０・・・・・・）。
側において一定周期をもって発生され、パルス幅は入力
データの１ビット当りの持続時間に較べ極めて短かく、
理想的には入力信号と完全に同期し、各パルスは各入力
データの（時間軸上の）中心部に位置する（第２図（ロ
））。第２図（ハ）は仲）のサンプリングパルスにより
抽出されたサンプリングデータ列を示し、その情報内容
は入力データのそれに等しい（この場合においては１，
０，１．０・・・・・・）。
第３図は、直列受信データ及びサンプリングパルスの同
期維持のために従来より使用されてきたフレーム同期方
式の要点を示すもので、同図（イ）に示すように直列デ
ータはｌフレームを単位として伝送され、１フレームは
その先頭部に配置され、特定のパターンを有する同期ワ
ード及びそれに引続いて順次配列された情報ワードナ１
．す２１す３．・・・・・・ΦＮにより構成され、また
各情報ワードは前述した通り所定ビット数の２進符号列
である（同図に））。受信側では伝送データ（直列受信
データ）の中に一定周期間隔で配列された同期ワードを
検出するごとにパルス状のタイミング信号を発生し、サ
ンプリングパルス（同図（ハ））の位相はそれを基準に
して修正され、この位相関係は次のフレームの同期タイ
ミング信号が再び発生されるまで持続される。第３図に
）は−例として情報ワードΦ２を拡大し、入力データ列
がに）のサンプリングパルスによりサンプルされる経過
を説明したものであり、第２図の場合と同様、入力デー
タと同一の情報内容を有するサンプリングデータ列（こ
の場合では１，０，１．１）が得られることがわかる。
期維持のために従来より使用されてきたフレーム同期方
式の要点を示すもので、同図（イ）に示すように直列デ
ータはｌフレームを単位として伝送され、１フレームは
その先頭部に配置され、特定のパターンを有する同期ワ
ード及びそれに引続いて順次配列された情報ワードナ１
．す２１す３．・・・・・・ΦＮにより構成され、また
各情報ワードは前述した通り所定ビット数の２進符号列
である（同図に））。受信側では伝送データ（直列受信
データ）の中に一定周期間隔で配列された同期ワードを
検出するごとにパルス状のタイミング信号を発生し、サ
ンプリングパルス（同図（ハ））の位相はそれを基準に
して修正され、この位相関係は次のフレームの同期タイ
ミング信号が再び発生されるまで持続される。第３図に
）は−例として情報ワードΦ２を拡大し、入力データ列
がに）のサンプリングパルスによりサンプルされる経過
を説明したものであり、第２図の場合と同様、入力デー
タと同一の情報内容を有するサンプリングデータ列（こ
の場合では１，０，１．１）が得られることがわかる。
しかし、このフレーム同期方式に関しては従来エリ次の
欠点が指摘されている。
欠点が指摘されている。
（１）受信データとサンプリングパルスの同期修正は同
期ワード受信時にしか行われない。このため伝送側（送
信側）送信データ発生回路のクロック及び受信側サンプ
リングパルスの周波数の精度が低い場合、又は１フレー
ム内の情報ワード数が多い場合には ９７プリ／グ同期
のズレが次第に増加する恐れがある。
期ワード受信時にしか行われない。このため伝送側（送
信側）送信データ発生回路のクロック及び受信側サンプ
リングパルスの周波数の精度が低い場合、又は１フレー
ム内の情報ワード数が多い場合には ９７プリ／グ同期
のズレが次第に増加する恐れがある。
以上の理由により送信側の送信データ発生回路及び受信
側のサンプリングパルス発生回路には極めて高い周波数
精度が要求され、技術的困難及び経済的不利益金招きや
すい。
側のサンプリングパルス発生回路には極めて高い周波数
精度が要求され、技術的困難及び経済的不利益金招きや
すい。
（２）一旦、両者間の同期が崩れると、途中でこＪ’Ｌ
を補正する：＝Ｐ段を欠くために、次の同期ワードが検
出さ扛るまでの全受信データがエラーデータとなる。
を補正する：＝Ｐ段を欠くために、次の同期ワードが検
出さ扛るまでの全受信データがエラーデータとなる。
このため、伝送線路の特性が劣る場合（波形ヒズミ、レ
ベル変動等）や周囲雑音が著しい場合には、受信側にお
ける同期ワードの検出が困難となりデータの伝送効率が
著しく低下する。
ベル変動等）や周囲雑音が著しい場合には、受信側にお
ける同期ワードの検出が困難となりデータの伝送効率が
著しく低下する。
〔問題点を解決するための手段及び作用〕本発明は以上
に鑑みてなされたものであり、直列受信データを常に各
ビット長の中心部において正確にサンプルすることがで
きるように。
に鑑みてなされたものであり、直列受信データを常に各
ビット長の中心部において正確にサンプルすることがで
きるように。
受信側において受信データ１ビツト長の一ｎ
（ｎは正の整数）の周期を有する基準クロ、クパルス（
以下基準クロックと略記する）を発生させ、受信データ
のＯＮ１０ Ｆ Ｆ変化点ごどに基準クロックと直列受
（Ｍデータ間の位相のズレを検より得られるサンプリン
グパルスが出力される時点を両者間の同期ズレが修正さ
れる方向に１基準クロック周期づつ調整するよりにした
直列データ伝送装置用受信データサンプリングパルス発
生回路を提供するものである。
以下基準クロックと略記する）を発生させ、受信データ
のＯＮ１０ Ｆ Ｆ変化点ごどに基準クロックと直列受
（Ｍデータ間の位相のズレを検より得られるサンプリン
グパルスが出力される時点を両者間の同期ズレが修正さ
れる方向に１基準クロック周期づつ調整するよりにした
直列データ伝送装置用受信データサンプリングパルス発
生回路を提供するものである。
以下、本発明の直列データ伝送装置用受信データサンプ
リングパルス発生回路について詳細に説明する。
リングパルス発生回路について詳細に説明する。
第１図は本発明の一実施例を示し、直列受信データのＯ
Ｎ１０ Ｆ Ｆ変化点ごとに（換言すれば、１又は０の
データ・ビ、ｌ・の先端部の到来を感知するごとに）同
一の持続時間及び極性を有するパルス（以下、受信（Ｍ
号変化点検出信号と記す）を発生する微分回路１１直列
受信データの１と、ト長（この持続時間をＴで表示する
）の例えば１／１６ （すなわち１／１６ Ｔ ）を周
期とする基準クロックパルスを発生する基準クロック発
生回路２、前記基準クロ、りを計数（分周）して全桁の
計数が完了すると同時にリップルキャリア信号（桁上げ
信号、以下ＲＯ信号と記す）を発生する１６進カウンタ
３．１６進カウンタ３の刻々の計数値に一定の演算（詳
細は後述する）を施してこれを後述の１６進カウンタの
プリセット入力端子へ向けて送出する役割を果すインバ
ータ（反転器）４、否定論理積回路（以下ＮＡＮＤと記
す）５及び加算器６により構成される。
Ｎ１０ Ｆ Ｆ変化点ごとに（換言すれば、１又は０の
データ・ビ、ｌ・の先端部の到来を感知するごとに）同
一の持続時間及び極性を有するパルス（以下、受信（Ｍ
号変化点検出信号と記す）を発生する微分回路１１直列
受信データの１と、ト長（この持続時間をＴで表示する
）の例えば１／１６ （すなわち１／１６ Ｔ ）を周
期とする基準クロックパルスを発生する基準クロック発
生回路２、前記基準クロ、りを計数（分周）して全桁の
計数が完了すると同時にリップルキャリア信号（桁上げ
信号、以下ＲＯ信号と記す）を発生する１６進カウンタ
３．１６進カウンタ３の刻々の計数値に一定の演算（詳
細は後述する）を施してこれを後述の１６進カウンタの
プリセット入力端子へ向けて送出する役割を果すインバ
ータ（反転器）４、否定論理積回路（以下ＮＡＮＤと記
す）５及び加算器６により構成される。
また、微分回路１は２箇のＤ型フリップフロ、プ回路１
ａ、１ｂ及び排他的否定論理和回路（以下ＥＸＮＯＲと
記す）ｌｃにより構成され、・Ｄ１＊Ｄ１及びＱｌ 、
Ｑｓは夫々、これらフリップフロップ回路の入力端子及
び出力端子、ＯＬＫは基準クロックが入力するクロック
端子である。直列受信データはＤ型フリップフロ。
ａ、１ｂ及び排他的否定論理和回路（以下ＥＸＮＯＲと
記す）ｌｃにより構成され、・Ｄ１＊Ｄ１及びＱｌ 、
Ｑｓは夫々、これらフリップフロップ回路の入力端子及
び出力端子、ＯＬＫは基準クロックが入力するクロック
端子である。直列受信データはＤ型フリップフロ。
プ回路ｌ＆のＤ１端子に入力し、同Ｑｓ端子は他のＤ型
フリップフロップ回路１ｂのＤ１端子及びＥ）Ｇ’ＪＯ
Ｒ１ｅの一方の入力端子に接続される。
フリップフロップ回路１ｂのＤ１端子及びＥ）Ｇ’ＪＯ
Ｒ１ｅの一方の入力端子に接続される。
Ｄ型７リツプフロツプ回路１ｂの出力端子ＱｓはＥＸＮ
ＯＲ１ｃの他の入力端子に接続される。後述する通シ、
Ｅ）ＧＪＯＲ１ｅの出力（微分回路１の出力）が１／１
６Ｔの時間幅の受信データ変化点検出信号で、１６進カ
ウンタ３のＬＯＡＤ端子に入力する。
ＯＲ１ｃの他の入力端子に接続される。後述する通シ、
Ｅ）ＧＪＯＲ１ｅの出力（微分回路１の出力）が１／１
６Ｔの時間幅の受信データ変化点検出信号で、１６進カ
ウンタ３のＬＯＡＤ端子に入力する。
１６進カウンタ３は同ＯＬＫ端子（クロック入力端子）
に入力する基準クロックを計数し、その計数値は同出力
端子ＱＡ、 Ｑ、 、 Ｑｃ、Ｑ。
に入力する基準クロックを計数し、その計数値は同出力
端子ＱＡ、 Ｑ、 、 Ｑｃ、Ｑ。
にセットされる。また、同カウンタ３はプリセ、ト機能
を有し、プリセット起動入力（この場合は微分回路１よ
り入力する受体データ変化点検出信号）が同ＬＯＡＤ端
子に入力すると、そのときにプリセット入力端子Ａ、Ｂ
、Ｏ，Ｄに入力する数１直がプリセットされる。なお、
プリセット起動入力中は１６進カウンタ３は一時的に計
数機能を喪失する。また、同カウンタ３から出力される
ＲＯ信号が直列受信データを処理するサンプリングパル
スとして機能する。
を有し、プリセット起動入力（この場合は微分回路１よ
り入力する受体データ変化点検出信号）が同ＬＯＡＤ端
子に入力すると、そのときにプリセット入力端子Ａ、Ｂ
、Ｏ，Ｄに入力する数１直がプリセットされる。なお、
プリセット起動入力中は１６進カウンタ３は一時的に計
数機能を喪失する。また、同カウンタ３から出力される
ＲＯ信号が直列受信データを処理するサンプリングパル
スとして機能する。
加算器６は２４１１の入力端子Ａ Ｉ ＋ Ａ ２
＋ Ａ ｌｌ５Ａ４とＢ１ ｒ Ｂ２ ＃ Ｂ９
＊ Ｂ４及び１組の出力端子Σ１ 、Ｂ２ 、Ｂ８
、Ｂ４を有する。Ａ１＋ＡＲｍ Ａ！ ｒ Ａ４に
は１６進カウンタの出力端子Ｑ、 、 Ｑ、 、 Ｑｃ
、 ＱＤが直接的且つ並列的に接続される。Ｂ１ ｅ
Ｂ２ ｅ Ｂ＊ ｍ Ｂ４のうち、ＢＩＢ、はイ
ンバータ４又はＮＡＮＤ ５を経由して１６進カウンタ
３の出力端子ＱＡ 、Ｑｌｌ−Ｑｃ 、Ｑｎに接続され
、また％ Ｂ８ ａ Ｂ４は接地されている。
＋ Ａ ｌｌ５Ａ４とＢ１ ｒ Ｂ２ ＃ Ｂ９
＊ Ｂ４及び１組の出力端子Σ１ 、Ｂ２ 、Ｂ８
、Ｂ４を有する。Ａ１＋ＡＲｍ Ａ！ ｒ Ａ４に
は１６進カウンタの出力端子Ｑ、 、 Ｑ、 、 Ｑｃ
、 ＱＤが直接的且つ並列的に接続される。Ｂ１ ｅ
Ｂ２ ｅ Ｂ＊ ｍ Ｂ４のうち、ＢＩＢ、はイ
ンバータ４又はＮＡＮＤ ５を経由して１６進カウンタ
３の出力端子ＱＡ 、Ｑｌｌ−Ｑｃ 、Ｑｎに接続され
、また％ Ｂ８ ａ Ｂ４は接地されている。
出力端子Σ１ 、Ｂ２ 、Σ１．Σ４には入力端子Ａ１
ｅ Ａ２ ｈ １ｇ ＋ Ａ４及び同Ｂ１＋Ｂ
ｌ＊Ｂ３ 、Ｂ４に入力する数値の和が出力され、その
数値は１６進カウンタ３のプリセット入力端子Ａ、Ｂ、
０．Ｄに並列２進符号列として入力する。
ｅ Ａ２ ｈ １ｇ ＋ Ａ４及び同Ｂ１＋Ｂ
ｌ＊Ｂ３ 、Ｂ４に入力する数値の和が出力され、その
数値は１６進カウンタ３のプリセット入力端子Ａ、Ｂ、
０．Ｄに並列２進符号列として入力する。
以上の構成において、最初に微分回路１の動作について
説明する。第４図は同回路各部の動作を説明するタイミ
ングチャートで、（イ）は直列受信データ（フリップフ
ロップ１ａのＤ１端子の入力レベル）、（ロ）はフリッ
プフロップｌａ。
説明する。第４図は同回路各部の動作を説明するタイミ
ングチャートで、（イ）は直列受信データ（フリップフ
ロップ１ａのＤ１端子の入力レベル）、（ロ）はフリッ
プフロップｌａ。
１ｂのＯＬＫ端子に入力する基準フロック、（ハ）、に
）は夫々フリップフロップｌａ、Ｉｂの出力端子Ｑｓ、
Ｑｓの出力レベル、（ハ）はＦＩＸＮＯＲ１ｃの出カッ
ベルを示す。第４図（イ）（ロ）に示す通り、受信デー
タの先端部（（イ）の図形の左縁部）と基準クロックは
一般には時間的に一致しないので、ＤｌがＬ （０）か
らＨ（１）へ移行してもＱｌは直ちにはＨへ移行せず、
次のクロックが入力するときにＨへ移行する（同図（ハ
））。その後基準クロックが入力し、ＤｌがＨを持続す
る限り、ＱｌのレベルはＨを持続する。ＤｌがＨからＬ
へ移行するときはＱｌは直ちにはＬへ移行せず、次の基
準クロックが入力するときＬとなる（同図Ｐつ右縁部）
。一方、Ｑｌ （すなわちＢ２ ）がＬからＨへ移行し
ても（同図（ハ）左縁部）、Ｑｌは直ちにはＬからＨに
移行せず、次の基準クロックが入力するときにＨとなる
（同図に）右縁部）。
）は夫々フリップフロップｌａ、Ｉｂの出力端子Ｑｓ、
Ｑｓの出力レベル、（ハ）はＦＩＸＮＯＲ１ｃの出カッ
ベルを示す。第４図（イ）（ロ）に示す通り、受信デー
タの先端部（（イ）の図形の左縁部）と基準クロックは
一般には時間的に一致しないので、ＤｌがＬ （０）か
らＨ（１）へ移行してもＱｌは直ちにはＨへ移行せず、
次のクロックが入力するときにＨへ移行する（同図（ハ
））。その後基準クロックが入力し、ＤｌがＨを持続す
る限り、ＱｌのレベルはＨを持続する。ＤｌがＨからＬ
へ移行するときはＱｌは直ちにはＬへ移行せず、次の基
準クロックが入力するときＬとなる（同図Ｐつ右縁部）
。一方、Ｑｌ （すなわちＢ２ ）がＬからＨへ移行し
ても（同図（ハ）左縁部）、Ｑｌは直ちにはＬからＨに
移行せず、次の基準クロックが入力するときにＨとなる
（同図に）右縁部）。
同様にＱｌはＱｌよシも１基準クロツク遅れてＨよｆｉ
Ｌへ移行する（同図（ハ）、に）右縁部）。また、ＥＸ
ＮＯＲ１ｃは、その性質上、その入力端子の双方がＨま
たはＬの場合に限ｆｉＨを出力し、その一方が■（、他
方がＬのとぎはＬを出力する。
Ｌへ移行する（同図（ハ）、に）右縁部）。また、ＥＸ
ＮＯＲ１ｃは、その性質上、その入力端子の双方がＨま
たはＬの場合に限ｆｉＨを出力し、その一方が■（、他
方がＬのとぎはＬを出力する。
Ｑｌ及びＱ２が夫々ＥＸＮＯＲ１ｃの入力端子に接続さ
れていること、及び第４図（ハ）、に）から明らかな通
り、ＥＸＮＯＴＬ １ ｃの出力は同図（ホ）に示すよ
うになシ、直列受信データのＯＮ１０ Ｆ Ｆ変化点よ
シ１基準りロック巾以内の（（１／１６ Ｔ ）遅れに
てＨからＬへ移行し、１／１６Ｔの間この値を接続した
後Ｈへ復帰する。このようにＥＸＮＯＲｌｃが一時的に
Ｌとなる状態が前述の受信データ変化点検出信号である
。
れていること、及び第４図（ハ）、に）から明らかな通
り、ＥＸＮＯＴＬ １ ｃの出力は同図（ホ）に示すよ
うになシ、直列受信データのＯＮ１０ Ｆ Ｆ変化点よ
シ１基準りロック巾以内の（（１／１６ Ｔ ）遅れに
てＨからＬへ移行し、１／１６Ｔの間この値を接続した
後Ｈへ復帰する。このようにＥＸＮＯＲｌｃが一時的に
Ｌとなる状態が前述の受信データ変化点検出信号である
。
（ｎ）
次に１６進カウンタ３はＯＬＫ端子に入力する基準クロ
ックを計数し、その計数値は出力端子Ｑ Ａ 、 Ｑ
Ｂ −Ｑ ｃ 、Ｑ ｎに刻々とセットされ、更に加算
器６０入力端子に並列２進符号列として入力する。次に
他の一組の入力端子Ｂ！ 。
ックを計数し、その計数値は出力端子Ｑ Ａ 、 Ｑ
Ｂ −Ｑ ｃ 、Ｑ ｎに刻々とセットされ、更に加算
器６０入力端子に並列２進符号列として入力する。次に
他の一組の入力端子Ｂ！ 。
Ｂｍ ｔ Ｂｌ ＋ Ｂ４に人力する数値について
説明する。０，１，２，３．・・・１４．１５の１０進
第１表 法表示を２進符号で表示したものが第１表である。この
表から明らかな通シ、１６進カウンタの計数値がθ〜７
の場合にはＱＡ ｅ Ｑｓ ｅ ＱｏｅＱＤの最上桁（
Ｑ、）は常に０（匂であ如、従ってこの値はインバータ
４によシ反転され、１＠とじて加算器６のＢ２端子及び
ＮＡＮＤ Ｂの入力端子の一つに入力する。ＮＡＮＤ
５は、同回路の性質上、３入力端子が全てＬの場合にの
みＨな出力し、他の如何なるデータの組み合せが入力し
ても常にＬを出力する。従ってこの場合はＢｌの入力（
ＮＡＮＤ ５の出力）は常に０■であシ、また前述した
通’）、Ｂｓの入力がｌσ◇であることから入力端子Ｂ
１ ＊ Ｂ１ ｅ Ｂｌ ＋ Ｂ４にセットされ
る数は２進法表示で００１０ （１０進法表示で２）で
ある。このため加算器６の出力端子Σ凰 −Σ３ 、Σ
８ 、Σ４からはＱＡ−ＱｌｌｔＱｃ、ＱＤの計数値に
２を加算した数値が出力され、１６進カウンタ３のプリ
セット入力端子Ａ、Ｂ、Ｏ，Ｄに入力する。
説明する。０，１，２，３．・・・１４．１５の１０進
第１表 法表示を２進符号で表示したものが第１表である。この
表から明らかな通シ、１６進カウンタの計数値がθ〜７
の場合にはＱＡ ｅ Ｑｓ ｅ ＱｏｅＱＤの最上桁（
Ｑ、）は常に０（匂であ如、従ってこの値はインバータ
４によシ反転され、１＠とじて加算器６のＢ２端子及び
ＮＡＮＤ Ｂの入力端子の一つに入力する。ＮＡＮＤ
５は、同回路の性質上、３入力端子が全てＬの場合にの
みＨな出力し、他の如何なるデータの組み合せが入力し
ても常にＬを出力する。従ってこの場合はＢｌの入力（
ＮＡＮＤ ５の出力）は常に０■であシ、また前述した
通’）、Ｂｓの入力がｌσ◇であることから入力端子Ｂ
１ ＊ Ｂ１ ｅ Ｂｌ ＋ Ｂ４にセットされ
る数は２進法表示で００１０ （１０進法表示で２）で
ある。このため加算器６の出力端子Σ凰 −Σ３ 、Σ
８ 、Σ４からはＱＡ−ＱｌｌｔＱｃ、ＱＤの計数値に
２を加算した数値が出力され、１６進カウンタ３のプリ
セット入力端子Ａ、Ｂ、Ｏ，Ｄに入力する。
１６進カウンタ６の出力が８又は９の場合には、第１表
から明らかな通シ、最上桁ＱＤは１◇めとなシ、加算器
６０入力端子Ｂ、及びＮＡＮＤ５０入力端子の一つにＬ
（０）が入力する。また、この場合Ｑ Ｂ −Ｑ ｃは
共に０■であることから、ＮＡＮＤ ５の３入力端子は
全てＬとなシ、加算器６０入力端子Ｂ皿には１α◇が入
力する。従って、入力端子Ｂ１ ＊Ｂ２ １Ｂ３ ３
Ｂ４には０００１（１０進法表示で１）がセットされる
。このため加算器６の出力端子Σ１ 、Σ２ 、Σ３
、Σ４からは１６進カウンタの計数値（ＱＡ、Ｑ、。
から明らかな通シ、最上桁ＱＤは１◇めとなシ、加算器
６０入力端子Ｂ、及びＮＡＮＤ５０入力端子の一つにＬ
（０）が入力する。また、この場合Ｑ Ｂ −Ｑ ｃは
共に０■であることから、ＮＡＮＤ ５の３入力端子は
全てＬとなシ、加算器６０入力端子Ｂ皿には１α◇が入
力する。従って、入力端子Ｂ１ ＊Ｂ２ １Ｂ３ ３
Ｂ４には０００１（１０進法表示で１）がセットされる
。このため加算器６の出力端子Σ１ 、Σ２ 、Σ３
、Σ４からは１６進カウンタの計数値（ＱＡ、Ｑ、。
Ｑｃ 、Ｑ Ｄの数値）に１を加算した値が出力され、
この数値は同プリセット入力端子Ａ 、 Ｂ 、Ｏ。
この数値は同プリセット入力端子Ａ 、 Ｂ 、Ｏ。
Ｄに入力する。同様の考索により、１６進カウンタ３の
計数値が１０〜１５のときは加算器６０入力端子Ｂｌ
＠ Ｂ２１ Ｂｓ Ｉ Ｂ４に入力する数値はｏｏ
ｏｏ （全桁Ｌ）となｊ５．１６進カウンタ３のＱ、、
Ｑ、Ｂ、Ｑｃ、ＱＤの数値がそのまま同プリセット入力
端子Ａ、Ｂ、Ｏ，Ｄに入力する。１６進カウンタ３の計
数値及びプリセット入力端子、加ＪＩ”Ｊｒ ６の入出
力端子の数値の相互関係←括し′″ＣＣ長示ものがＮ１
２表である。
計数値が１０〜１５のときは加算器６０入力端子Ｂｌ
＠ Ｂ２１ Ｂｓ Ｉ Ｂ４に入力する数値はｏｏ
ｏｏ （全桁Ｌ）となｊ５．１６進カウンタ３のＱ、、
Ｑ、Ｂ、Ｑｃ、ＱＤの数値がそのまま同プリセット入力
端子Ａ、Ｂ、Ｏ，Ｄに入力する。１６進カウンタ３の計
数値及びプリセット入力端子、加ＪＩ”Ｊｒ ６の入出
力端子の数値の相互関係←括し′″ＣＣ長示ものがＮ１
２表である。
１６進カウンタ３のプリセット制御入力端子ｒ１４）
ＬＯＡＤがＨである限り、同プリセット入力端子Ａ、Ｂ
、Ｏ，Ｄに入力するデータは全て無視されるが、同Ｔ、
ＯＡＤ端子にプリセット起動入力（この場合では受信デ
ータ変化点検出信号が入力し、この端子が一時的にＬと
なる）が入力した場合、その時点にプリセット入力端子
Ａ、Ｂ。
、Ｏ，Ｄに入力するデータは全て無視されるが、同Ｔ、
ＯＡＤ端子にプリセット起動入力（この場合では受信デ
ータ変化点検出信号が入力し、この端子が一時的にＬと
なる）が入力した場合、その時点にプリセット入力端子
Ａ、Ｂ。
０、Ｄに入力していたデータによＪ）１６進カウンタ３
がプリセットされ、事後該カウンタの基準クロックの計
数はこの数値を超点として行われる。
がプリセットされ、事後該カウンタの基準クロックの計
数はこの数値を超点として行われる。
以上の検討から明らかな通シ、１６進カウンタ３がプリ
セットされるタイミング（換舊すれば受信データの各ビ
ットの先頭部の到来が感知されるタイミング）によシ、
１６進カウンタ３は次の王道）の態様で動作する。
セットされるタイミング（換舊すれば受信データの各ビ
ットの先頭部の到来が感知されるタイミング）によシ、
１６進カウンタ３は次の王道）の態様で動作する。
（１）計数値がθ〜７のときにプリセットされる場合、
この場合は１６進カウンタ３は「前回の計数＋２」の値
にプリセットされる。これは通常の基準クロックによる
歩進よシも＋ｌ余分に計数されることであシ、通常の計
数完了（ｃｏｕｎｔ ｕｌ） ）よシも１基準クロック
分早いタイミングでＲＯ倍信号サンプリングパルス）が
１６進カウンタ３よ多出力される。
この場合は１６進カウンタ３は「前回の計数＋２」の値
にプリセットされる。これは通常の基準クロックによる
歩進よシも＋ｌ余分に計数されることであシ、通常の計
数完了（ｃｏｕｎｔ ｕｌ） ）よシも１基準クロック
分早いタイミングでＲＯ倍信号サンプリングパルス）が
１６進カウンタ３よ多出力される。
（２）計数値が８又は９のときにプリセットされる場合
、この場合は１６進カウンタ３は「前回の計数値＋１」
の値にプリセットされる。
、この場合は１６進カウンタ３は「前回の計数値＋１」
の値にプリセットされる。
例えば計数値が「８」のと籾にプリセットされた場合は
、プリセット後７基準クロック後に全桁の計数が完了し
てＲＯ倍信号１６進カウンタ３より出力される。
、プリセット後７基準クロック後に全桁の計数が完了し
てＲＯ倍信号１６進カウンタ３より出力される。
（３）計数値がｌθ〜１５のときにプリセットされる場
合、この場合は１６進カウンタ３は「「前回計数値十〇
」にプリセットされ、これは通常の歩進を１回省略した
ことに等しく、従って数計完了及びＲＯ倍信号発生は通
常の場合に較べ１基準クロック分遅れることになる。
合、この場合は１６進カウンタ３は「「前回計数値十〇
」にプリセットされ、これは通常の歩進を１回省略した
ことに等しく、従って数計完了及びＲＯ倍信号発生は通
常の場合に較べ１基準クロック分遅れることになる。
次に本回路による同期ズレの補正機能について説明する
。いま各受信データ（１又０）が到来し、受信データ変
化点検出信号が微分回路ｌから出力され、プリセット起
動入力として、１６進カウンタ３のＬＯＡＤ端子に入力
し、１６進カウンタがプリセットされたものとする。こ
のときの計数値（出力端子ＱＡＩＱ、、Ｑｃ、ＱＤの数
値）が「８」であったとすれば、前述した通り事後７回
の計数によシ計数が完了してＲＯ倍信号出力され、これ
がサンプリングパルスとして機能する。受信データの１
ビツト長は１６基準クロツクに相当し、サンプリングパ
ルスがデータ・ビット・の前縁から７基準クロツク後に
発生するため受信データは略々中央部においてサンプル
されたことになる。
。いま各受信データ（１又０）が到来し、受信データ変
化点検出信号が微分回路ｌから出力され、プリセット起
動入力として、１６進カウンタ３のＬＯＡＤ端子に入力
し、１６進カウンタがプリセットされたものとする。こ
のときの計数値（出力端子ＱＡＩＱ、、Ｑｃ、ＱＤの数
値）が「８」であったとすれば、前述した通り事後７回
の計数によシ計数が完了してＲＯ倍信号出力され、これ
がサンプリングパルスとして機能する。受信データの１
ビツト長は１６基準クロツクに相当し、サンプリングパ
ルスがデータ・ビット・の前縁から７基準クロツク後に
発生するため受信データは略々中央部においてサンプル
されたことになる。
次に、第５図（イ）に示すように１６進カウンタ３の計
数値が「３−１のときにデータ変化点検出信号が検出さ
れたものとする。この場合は前記（１）の場合（計数筐
＝１〜７）゛に相当し、１６進カウンタ３は［−５」に
プリセットされる。受信データ変化点検出信号か検出さ
れるのは第３回目の基準クロック以後から第４回目の基
準クロックの間であシ、同信号がプリセット起動入力と
してＬＯＡＤ端子に入力するときは（Ｔ、ＯＡＤが■、
となる期間中は）、前述した通り、１６進カウンタ３は
一時的に計数機能を喪失するので第４回目の基準クロッ
クは計数されない。事後の計数はカウンタにプリセット
された「５」を起点として行われるため、通常の場合に
較ぺ１クロック分早く計数が完了し、Ｒｅ信号が出力さ
れる。この場合は両者が同期した状態に較べ位相関係は
受信データの方が進み（換言すれば基準クロックの方が
遅れ）の状態にあり、この、データ変化点検出からＲｅ
信号（サンプリングパルス）が出力されるまでの時間を
短縮させる操作は基準クロックの遅れ位相を１基準クロ
ツク分だけ修正する方向に作用する。
数値が「３−１のときにデータ変化点検出信号が検出さ
れたものとする。この場合は前記（１）の場合（計数筐
＝１〜７）゛に相当し、１６進カウンタ３は［−５」に
プリセットされる。受信データ変化点検出信号か検出さ
れるのは第３回目の基準クロック以後から第４回目の基
準クロックの間であシ、同信号がプリセット起動入力と
してＬＯＡＤ端子に入力するときは（Ｔ、ＯＡＤが■、
となる期間中は）、前述した通り、１６進カウンタ３は
一時的に計数機能を喪失するので第４回目の基準クロッ
クは計数されない。事後の計数はカウンタにプリセット
された「５」を起点として行われるため、通常の場合に
較ぺ１クロック分早く計数が完了し、Ｒｅ信号が出力さ
れる。この場合は両者が同期した状態に較べ位相関係は
受信データの方が進み（換言すれば基準クロックの方が
遅れ）の状態にあり、この、データ変化点検出からＲｅ
信号（サンプリングパルス）が出力されるまでの時間を
短縮させる操作は基準クロックの遅れ位相を１基準クロ
ツク分だけ修正する方向に作用する。
また、第５図（ロ）に示すように１６進カウンタ３の計
数値が１１２」のときにデータ変化点検出信号が検出さ
れたときは前記（３）の場合（計数値＝・１０〜１５）
に相当し、１６進カウンタ３は［−１２Ｊにプリセット
される。事後の計数は「１２」を起点として行われ、通
常の場合に較べ１基準クロツク分遅れて計数が完了し、
Ｒｅ信号が出力される。この場合、位相関係は基準クロ
ックが進んだ状態にあるためデータ変化点検出からＲｅ
信号（サンプリングパレス）が出力されるまでの時間を
遅延させる操作は基準クロックパルスの進み位相を１基
準クロツク分だけ修正する方向に作用する。
数値が１１２」のときにデータ変化点検出信号が検出さ
れたときは前記（３）の場合（計数値＝・１０〜１５）
に相当し、１６進カウンタ３は［−１２Ｊにプリセット
される。事後の計数は「１２」を起点として行われ、通
常の場合に較べ１基準クロツク分遅れて計数が完了し、
Ｒｅ信号が出力される。この場合、位相関係は基準クロ
ックが進んだ状態にあるためデータ変化点検出からＲｅ
信号（サンプリングパレス）が出力されるまでの時間を
遅延させる操作は基準クロックパルスの進み位相を１基
準クロツク分だけ修正する方向に作用する。
以上の処理は受信データ変化点ごとに行なわれるため、
当初サンプリングパルスと受信データが非同期で６．て
も（サンプリングパルスが受信データの中央部からズし
ていても）同変化点ごとに１基準クロツク幅（１／１６
Ｔ）づつこれが修正され、数回の繰シ返しく両者のズレ
が最大の場合でも高々８回の繰シ返し）により両者の位
相関係を完全に同期させることができる。また−１本回
路では受信データ変化点ごとの位相修正量が僅少である
ため、受信データの歪等によシジッターが発生した場合
においても平均的に同期引込みが発生しない利点がある
。
当初サンプリングパルスと受信データが非同期で６．て
も（サンプリングパルスが受信データの中央部からズし
ていても）同変化点ごとに１基準クロツク幅（１／１６
Ｔ）づつこれが修正され、数回の繰シ返しく両者のズレ
が最大の場合でも高々８回の繰シ返し）により両者の位
相関係を完全に同期させることができる。また−１本回
路では受信データ変化点ごとの位相修正量が僅少である
ため、受信データの歪等によシジッターが発生した場合
においても平均的に同期引込みが発生しない利点がある
。
なお、本実施例では、基準：２巴ツクの間隔を１ビツト
長のｌ／１６に定め、基準クロックを分局するカウンタ
として１６進カウンタが使用されているが、基準クロッ
ク間隔を１ビツト長の１／２” （ｎは正の整数）、基
準クロックを分周するカウンタを２ｎ進カウンタとして
も同等差支えない。また、サンプリングな各受信データ
の中心部において行う場合について説明したが、カウン
タの計数値に加算する数値を変更することにより、受信
データのビット幅内の所望の位置においてサンプリング
を行うことも可能である。
長のｌ／１６に定め、基準クロックを分局するカウンタ
として１６進カウンタが使用されているが、基準クロッ
ク間隔を１ビツト長の１／２” （ｎは正の整数）、基
準クロックを分周するカウンタを２ｎ進カウンタとして
も同等差支えない。また、サンプリングな各受信データ
の中心部において行う場合について説明したが、カウン
タの計数値に加算する数値を変更することにより、受信
データのビット幅内の所望の位置においてサンプリング
を行うことも可能である。
以上説明した通り、本発明の直列データ伝送装置用受信
データサンプリングパルス発生回路によれば、受信デー
タの１ビツト長の１／２ｎ（ｎは正の整数）周期を有す
る基準クロックを受信側において発生し、受信データの
ＯＮ１０ Ｆ Ｆ変化点ごとに該基準クロックと直列受
信データの同期のズレを検出し、該基準クロックを１／
２ｎに分周することにより得られるサンプリングパルス
が発生される時点を前記同期ズレが修正される方向に１
基準クロツクづつ調整するようにしたため、数回の繰り
返しによシ両者間の同期のズレが自動的に修正され、事
後常に各受信データの１ビツト長の中心部において正確
に受信データをサンプルすることができるようになった
。
データサンプリングパルス発生回路によれば、受信デー
タの１ビツト長の１／２ｎ（ｎは正の整数）周期を有す
る基準クロックを受信側において発生し、受信データの
ＯＮ１０ Ｆ Ｆ変化点ごとに該基準クロックと直列受
信データの同期のズレを検出し、該基準クロックを１／
２ｎに分周することにより得られるサンプリングパルス
が発生される時点を前記同期ズレが修正される方向に１
基準クロツクづつ調整するようにしたため、数回の繰り
返しによシ両者間の同期のズレが自動的に修正され、事
後常に各受信データの１ビツト長の中心部において正確
に受信データをサンプルすることができるようになった
。
鋳１図・・・本発明の一実施例を示す説明図。第２図・
・・直列受信データのサンプリング法の概要を説明する
図。第３図・・・従来のフレーム同期方式の原理を説明
する図。第４図・・・微分回路の動作を説明するタイミ
ングチャート。第５図・・・本実施例における同期ズレ
修正の機能を説明する図。 符号表 １・・・微分回路、 ｌａ、ｌｂ・・・同り型フリップ
フロップ回路、 ｌｃ・・・同ＥＸＮＯＩｔ回路、２
・・・基準クロック発生回路、 ３・・・１６進カウ
ンタ、４・・・インバータ、 ５・・・３人力ＮＡＮ
Ｄ回路、６・・・加算器。
・・直列受信データのサンプリング法の概要を説明する
図。第３図・・・従来のフレーム同期方式の原理を説明
する図。第４図・・・微分回路の動作を説明するタイミ
ングチャート。第５図・・・本実施例における同期ズレ
修正の機能を説明する図。 符号表 １・・・微分回路、 ｌａ、ｌｂ・・・同り型フリップ
フロップ回路、 ｌｃ・・・同ＥＸＮＯＩｔ回路、２
・・・基準クロック発生回路、 ３・・・１６進カウ
ンタ、４・・・インバータ、 ５・・・３人力ＮＡＮ
Ｄ回路、６・・・加算器。
Claims (1)
- 【特許請求の範囲】 持続時間が等しい「１」および「０」の２値の符号列よ
り成る直列受信データをサンプリングするパルスを発生
する直列受信データサンプリングパルス発生回路におい
て、 前記直列受信データの１ビット長の１／２＾ｎの周期を
有する基準クロックパルスを発生する手段と、 前記直列受信データの各ビットの値が変化したとき前記
基準クロックパルスと前記直列受信データとの位相の進
遅を検出する手段と、 前記位相の進遅に応じて前記サンプリングパルスの発生
タイミングを前記基準クロックパルスの所定のパルス数
に対応した時間だけ調整する手段とを設けたことを特徴
とする直列データ伝送装置用受信データサンプリングパ
ルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59167524A JPS6146642A (ja) | 1984-08-10 | 1984-08-10 | 直列デ−タ伝送装置用受信デ−タサンプリングパルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59167524A JPS6146642A (ja) | 1984-08-10 | 1984-08-10 | 直列デ−タ伝送装置用受信デ−タサンプリングパルス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6146642A true JPS6146642A (ja) | 1986-03-06 |
| JPH0316054B2 JPH0316054B2 (ja) | 1991-03-04 |
Family
ID=15851291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59167524A Granted JPS6146642A (ja) | 1984-08-10 | 1984-08-10 | 直列デ−タ伝送装置用受信デ−タサンプリングパルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6146642A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0261428A2 (en) * | 1986-08-27 | 1988-03-30 | Nec Corporation | Clock recovering device |
| JPH0292125A (ja) * | 1988-09-29 | 1990-03-30 | Pfu Ltd | データ受信装置 |
| JPH03123338U (ja) * | 1990-03-27 | 1991-12-16 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58220534A (ja) * | 1982-06-17 | 1983-12-22 | Shinko Electric Co Ltd | 同期パルス抽出回路 |
-
1984
- 1984-08-10 JP JP59167524A patent/JPS6146642A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58220534A (ja) * | 1982-06-17 | 1983-12-22 | Shinko Electric Co Ltd | 同期パルス抽出回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0261428A2 (en) * | 1986-08-27 | 1988-03-30 | Nec Corporation | Clock recovering device |
| JPH0292125A (ja) * | 1988-09-29 | 1990-03-30 | Pfu Ltd | データ受信装置 |
| JPH03123338U (ja) * | 1990-03-27 | 1991-12-16 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0316054B2 (ja) | 1991-03-04 |
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