JPS60251741A - 識別回路 - Google Patents
識別回路Info
- Publication number
- JPS60251741A JPS60251741A JP59108956A JP10895684A JPS60251741A JP S60251741 A JPS60251741 A JP S60251741A JP 59108956 A JP59108956 A JP 59108956A JP 10895684 A JP10895684 A JP 10895684A JP S60251741 A JPS60251741 A JP S60251741A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- input signal
- pulse
- identification
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は内部クロック−二よって入力グイジタル信号を
識別するための回路に係り、特（ニクロツク源としてデ
ィジタル位相同期回路（以下ＤＰＬＬと略’ｆ）’を用
いた識別回路の改良に関するものである。
識別するための回路に係り、特（ニクロツク源としてデ
ィジタル位相同期回路（以下ＤＰＬＬと略’ｆ）’を用
いた識別回路の改良に関するものである。
従来技術と問題点
ＤＰＬＬを用て入力信号に同期したクロック（リタイミ
ングクロック）を発生し、このクロックによって入力デ
ィジタル信号を識別することによって、入力ディジタル
信号のりタイミングを行う識別回路は、ディジタル通信
等の分野において広く用いられている。
ングクロック）を発生し、このクロックによって入力デ
ィジタル信号を識別することによって、入力ディジタル
信号のりタイミングを行う識別回路は、ディジタル通信
等の分野において広く用いられている。
従来のＤＰＬＬ ｆｉｒ用いた識別回路においては、Ｄ
ＰＬＬは入力ディジタル信号パルスの立上りまたは立下
りを微分して微分パルスを発生し、この微分パルスを用
いてＤＰＬＬ ｆ入力信号に対して同期させるようにし
ていた。そのため入力信号パルスにジッダが存在し、そ
の立上りまたは立下り位置に変動があるときは、ＤＰＬ
Ｌの発生するクロックにもジッダが伴い、従って識別さ
れて生じた出力信号にもジッタを伴うことを避けられな
がった〇発明の目的 本発明はこのような従来技術の問題点を解決しようとす
るものであって、その目的は、ＤＰＬＬを用いて入力信
号に同期したクロックを発生し、このクロックによって
人力ディジタル信号を識別する回路において、人力信号
にジッタがある場合でも、識別されて生じた出力信号に
おけるジッタを軽減することができる識別回路を提供す
ることにある。
ＰＬＬは入力ディジタル信号パルスの立上りまたは立下
りを微分して微分パルスを発生し、この微分パルスを用
いてＤＰＬＬ ｆ入力信号に対して同期させるようにし
ていた。そのため入力信号パルスにジッダが存在し、そ
の立上りまたは立下り位置に変動があるときは、ＤＰＬ
Ｌの発生するクロックにもジッダが伴い、従って識別さ
れて生じた出力信号にもジッタを伴うことを避けられな
がった〇発明の目的 本発明はこのような従来技術の問題点を解決しようとす
るものであって、その目的は、ＤＰＬＬを用いて入力信
号に同期したクロックを発生し、このクロックによって
人力ディジタル信号を識別する回路において、人力信号
にジッタがある場合でも、識別されて生じた出力信号に
おけるジッタを軽減することができる識別回路を提供す
ることにある。
発明の構成
本発明の識別回路は、発振器のクロックを分周して識別
用クロックを発生するＤＰＬＬを具え、この識別用クロ
ックによって入力信号を識別する識別回路において、入
力信号の立上りから識別用クロックの立上りまでの時間
を計数する第１の計数手段と、識別用クロックの立上り
から入力信号の立下りまでの時間を計数する第２の計数
手段と、第１の計数手段の計数値と第２の計数手段の計
数値との大小に応じてＤＰＬＬ ｆ二おいて分周される
クロックを一定値減少しまたは増加するようにしたもの
である。
用クロックを発生するＤＰＬＬを具え、この識別用クロ
ックによって入力信号を識別する識別回路において、入
力信号の立上りから識別用クロックの立上りまでの時間
を計数する第１の計数手段と、識別用クロックの立上り
から入力信号の立下りまでの時間を計数する第２の計数
手段と、第１の計数手段の計数値と第２の計数手段の計
数値との大小に応じてＤＰＬＬ ｆ二おいて分周される
クロックを一定値減少しまたは増加するようにしたもの
である。
発明の実施例
第１図は本発明の識別回路の一実施例の構成を示したも
のである。同図において、１，２は微分回路、３，４は
セットリセットフリップフロップ（以下Ｆ、Ｆと略す）
、５．６はカウンタ、７は比較回路、８は発振器、９は
クロック制御回路、１゜は分周回路（１／Ａ’）、１１
はＤタイプフリップフロップ（以下Ｆ、Ｆと略丁）であ
る。
のである。同図において、１，２は微分回路、３，４は
セットリセットフリップフロップ（以下Ｆ、Ｆと略す）
、５．６はカウンタ、７は比較回路、８は発振器、９は
クロック制御回路、１゜は分周回路（１／Ａ’）、１１
はＤタイプフリップフロップ（以下Ｆ、Ｆと略丁）であ
る。
また第２図は第１図の回路における各部信号の関係を示
すタイムチャートであって、αは入力信号を、ｂ、ｃは
それぞれＦ、Ｆ５，４の出力信号を、ｄはりタイミング
クロックを示し、これらの信号は同じ符号によって第１
図中にもその位置を示されている。
すタイムチャートであって、αは入力信号を、ｂ、ｃは
それぞれＦ、Ｆ５，４の出力信号を、ｄはりタイミング
クロックを示し、これらの信号は同じ符号によって第１
図中にもその位置を示されている。
第１図において、入力信号αは微分回路１，２に加えら
れ、微分回路１，２はこれによって入力信号αのそれぞ
れ立上りおよび立下りの変化を微分して短いパルスを発
生する。Ｆ、Ｆ ５は微分回路 □１の出力をセット入
力に、分周回路１０の出力を９セット人力に加えられて
おり、従ってＦ、Ｆ ３は第２図すに示すように入力信
号の立上りで立上り、リタイミングクロックｄの立上り
によって立下るパルスを発生する。またＦ、Ｆ ４はリ
タイミングクロックｄの立上りによってセットされ、微
分回路２の出力ｆリセット入力に加えられており、従っ
てＦ、Ｆ ４は第２図Ｃに示すようにリタイミングクロ
ックｄの立上りで立上り、人力信号の立Ｆりで立下るパ
ルスを発生する。カウンタ５，６は発振器８の出力をタ
ロツク入力に加えられるとともに、それぞれＦ、Ｆ ３
、 Ｆ、Ｆ ４の出力を制御入力に加えられており、
従ってカウンタ５は人力信号の立上りからりタイミング
クロックの立上りまでの期間に対応する発振器８のクロ
ックパルス数ｒＬ１を計数し、カウンタ６はリタイミン
グクロックの立上りかし人力信号の立下りまでの期間に
対応する発振器８のクロックパルス数ｎ２を計数する。
れ、微分回路１，２はこれによって入力信号αのそれぞ
れ立上りおよび立下りの変化を微分して短いパルスを発
生する。Ｆ、Ｆ ５は微分回路 □１の出力をセット入
力に、分周回路１０の出力を９セット人力に加えられて
おり、従ってＦ、Ｆ ３は第２図すに示すように入力信
号の立上りで立上り、リタイミングクロックｄの立上り
によって立下るパルスを発生する。またＦ、Ｆ ４はリ
タイミングクロックｄの立上りによってセットされ、微
分回路２の出力ｆリセット入力に加えられており、従っ
てＦ、Ｆ ４は第２図Ｃに示すようにリタイミングクロ
ックｄの立上りで立上り、人力信号の立Ｆりで立下るパ
ルスを発生する。カウンタ５，６は発振器８の出力をタ
ロツク入力に加えられるとともに、それぞれＦ、Ｆ ３
、 Ｆ、Ｆ ４の出力を制御入力に加えられており、
従ってカウンタ５は人力信号の立上りからりタイミング
クロックの立上りまでの期間に対応する発振器８のクロ
ックパルス数ｒＬ１を計数し、カウンタ６はリタイミン
グクロックの立上りかし人力信号の立下りまでの期間に
対応する発振器８のクロックパルス数ｎ２を計数する。
なおこの際発振器８の発生するクロックの速度は、入力
信号ａの速度より十分高くしておく必要があることは言
うまでもない。比較回路７は計数値ｒＬｌとｎ２を比較
して、ｎ、〉ｎ２のとき第１の信号出力な発生し、ｙＬ
＋ （ｒＬ２のとき第２の信号出力を発生し、ル、＝ル
、のとき第３の信号出力を発生する。
信号ａの速度より十分高くしておく必要があることは言
うまでもない。比較回路７は計数値ｒＬｌとｎ２を比較
して、ｎ、〉ｎ２のとき第１の信号出力な発生し、ｙＬ
＋ （ｒＬ２のとき第２の信号出力を発生し、ル、＝ル
、のとき第３の信号出力を発生する。
一方、発振器８のクロック出力は前述のようにカウンタ
５，６に供給される外に、クロック制御回路９を経て分
周回路９に供給されて１／Ｎに分周されて、リタイミン
グクロックｂを発生する。この際クロック制御回路９に
おいては、比較回路７からの第１の信号出力を受けたと
きは発振器８がらのクロックを１ビット禁止し７、第２
の信号圧力を受けたときは発振器８からのクロックに対
して１ビット余分にＭｉ人し、第３の信号出力を受けた
ときは発振器８からのクロックに対して変化ヲ与えない
。従ってリタイミングクロックｂの立上りが人力信号α
の中央位置Ａより遅れているときは、リタイミングクロ
ックｈの周期は短くなってリタイミングクロックｂの立
上りは次第に進み、逆にリタイミングクロックｂの立上
りが人力信号αの中央位置Ａより進んでいるときは、９
タイミングクロツクｈの周期は長くなってリタイミング
クロッグｂの立上りは次第Ｃ１遅れ、リタイミングクロ
ツクｂの立上りが入力信号αの中央位置に一致したとき
、リタイミングクロックｂの立上りはその位置に保持さ
れる。このようにしてリタイミングクロックｂの立上り
は、常に入力信号αの中央位置に追従する。
５，６に供給される外に、クロック制御回路９を経て分
周回路９に供給されて１／Ｎに分周されて、リタイミン
グクロックｂを発生する。この際クロック制御回路９に
おいては、比較回路７からの第１の信号出力を受けたと
きは発振器８がらのクロックを１ビット禁止し７、第２
の信号圧力を受けたときは発振器８からのクロックに対
して１ビット余分にＭｉ人し、第３の信号出力を受けた
ときは発振器８からのクロックに対して変化ヲ与えない
。従ってリタイミングクロックｂの立上りが人力信号α
の中央位置Ａより遅れているときは、リタイミングクロ
ックｈの周期は短くなってリタイミングクロックｂの立
上りは次第に進み、逆にリタイミングクロックｂの立上
りが人力信号αの中央位置Ａより進んでいるときは、９
タイミングクロツクｈの周期は長くなってリタイミング
クロッグｂの立上りは次第Ｃ１遅れ、リタイミングクロ
ツクｂの立上りが入力信号αの中央位置に一致したとき
、リタイミングクロックｂの立上りはその位置に保持さ
れる。このようにしてリタイミングクロックｂの立上り
は、常に入力信号αの中央位置に追従する。
Ｄ−Ｆ、Ｆｌｌは分周回路１０のリタイミングクロック
ｂをそのクロック入力に加えられ、入力信号αをそのデ
ータ入力に加えられることによって、入力信号をその中
央位置で識別して出力信号を発生する。このようにして
第１図の識別回路Ｃ二おいては入力信号αは常にその中
央位置で識別される。
ｂをそのクロック入力に加えられ、入力信号αをそのデ
ータ入力に加えられることによって、入力信号をその中
央位置で識別して出力信号を発生する。このようにして
第１図の識別回路Ｃ二おいては入力信号αは常にその中
央位置で識別される。
分周回路１０のリタイミングクロックｂは、外部に対し
てクロック信号ＣＬＫとして出力され、他の用途に用い
られる。
てクロック信号ＣＬＫとして出力され、他の用途に用い
られる。
発明の詳細
な説明したように本発明の識別回路によれば、常に入力
信号の中央位置で識別が行われるように識別用クロック
を発生するＤＰＬ Ｌが制御されるので、入力信号の立
上りまたは立下りにＤＰＬＬを同期させる従来の識別回
路に比べて、識別出力におけるジッダを軽減することが
できる。
信号の中央位置で識別が行われるように識別用クロック
を発生するＤＰＬ Ｌが制御されるので、入力信号の立
上りまたは立下りにＤＰＬＬを同期させる従来の識別回
路に比べて、識別出力におけるジッダを軽減することが
できる。
第１図は本発明の識別回路の一実施例の構成を示す図、
第２図は第１図の回路における各部信号を示すタイムチ
ャートである。 １．２・・、微分回路、６．４・・・セットリセットフ
リップフロップ（ＦＪ’）、５ 、６・・・カワンタ、
７・・・比較回路、８・・・発振器、９・・・クロック
制御回路、１０・・・分周回路（１／Ａ／）、１１・・
・Ｄタイプフリップフロップ（Ｄ−Ｆ、Ｆ） 特許出願人 富士通株式会社
第２図は第１図の回路における各部信号を示すタイムチ
ャートである。 １．２・・、微分回路、６．４・・・セットリセットフ
リップフロップ（ＦＪ’）、５ 、６・・・カワンタ、
７・・・比較回路、８・・・発振器、９・・・クロック
制御回路、１０・・・分周回路（１／Ａ／）、１１・・
・Ｄタイプフリップフロップ（Ｄ−Ｆ、Ｆ） 特許出願人 富士通株式会社
Claims (1)
- 発振器のクロックを分周して識別用クロックを発生する
ディジタル位相同期回路（以下ＤＰＬＬと略Ｔ）を具え
、該識別用クロックによって入力信号を識別Ｔる識別回
路において、入力信号の立上りから前記識別用クロック
の立上りまでの時間を計数する第１の計数手段と、前記
識別用クロックの立上りから入力信号の立下りまでの時
間を計数する第２の計数手段と、該第１の計数手段の計
数値と第２窃計数手段の計数値との大小（１応じて前記
ＤＰＬＬにおいて分周されるクロックを一定値減少しま
たは増加することを特徴とする識別回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59108956A JPS60251741A (ja) | 1984-05-28 | 1984-05-28 | 識別回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59108956A JPS60251741A (ja) | 1984-05-28 | 1984-05-28 | 識別回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60251741A true JPS60251741A (ja) | 1985-12-12 |
Family
ID=14497917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59108956A Pending JPS60251741A (ja) | 1984-05-28 | 1984-05-28 | 識別回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60251741A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0250643A (ja) * | 1988-06-03 | 1990-02-20 | Alcatel Nv | 受信されたデジタル通信信号からビットクロックを回復する方法および回路装置 |
-
1984
- 1984-05-28 JP JP59108956A patent/JPS60251741A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0250643A (ja) * | 1988-06-03 | 1990-02-20 | Alcatel Nv | 受信されたデジタル通信信号からビットクロックを回復する方法および回路装置 |
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