JPS59143444A - デイジタルフエ−ズロツクドル−プ回路 - Google Patents
デイジタルフエ−ズロツクドル−プ回路Info
- Publication number
- JPS59143444A JPS59143444A JP58016060A JP1606083A JPS59143444A JP S59143444 A JPS59143444 A JP S59143444A JP 58016060 A JP58016060 A JP 58016060A JP 1606083 A JP1606083 A JP 1606083A JP S59143444 A JPS59143444 A JP S59143444A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- pulse
- stage
- input
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はデイジタルフグーズロツクドルーブ（ＤＰＩ、
Ｌ）回路に関し、特にバイポーラ符号の復調に最適な、
入力信号の立上りと立下りの中間点に位相同期でさるよ
うにしたＤ Ｐ Ｌ Ｌ回路に関する〔従来技術〕 第１図は、バイポーラ符号の初調に使用される従来のＤ
ＰＬＬ回路と復調回路、第２図は上記第１同各部の信号
タイムチャートを示す。第１図に８いて、９は全波整流
回路、１０はスライ→Ｊ−１１１は位相比較器、１４は
２Ｎ段アップタウンカウンタ１５とプリセット回路１６
から成るフィルタ回路、１９は固定周波数発振器２Ｇ、
パルス付加／除去回路２１、分周器２２から成るディジ
タルＶＣＯ１２３は遅延素子、２４は識別回路である。
Ｌ）回路に関し、特にバイポーラ符号の復調に最適な、
入力信号の立上りと立下りの中間点に位相同期でさるよ
うにしたＤ Ｐ Ｌ Ｌ回路に関する〔従来技術〕 第１図は、バイポーラ符号の初調に使用される従来のＤ
ＰＬＬ回路と復調回路、第２図は上記第１同各部の信号
タイムチャートを示す。第１図に８いて、９は全波整流
回路、１０はスライ→Ｊ−１１１は位相比較器、１４は
２Ｎ段アップタウンカウンタ１５とプリセット回路１６
から成るフィルタ回路、１９は固定周波数発振器２Ｇ、
パルス付加／除去回路２１、分周器２２から成るディジ
タルＶＣＯ１２３は遅延素子、２４は識別回路である。
上記従来回路の動作について説明すると、今、第２図に
示す送信データ１がバイポーラ符号２４こ変換されて伝
送路へ送出された場合を想定すると、この信号は伝送路
の減衰によって波形がなまり、入力信号３として全波整
流回路９へ入力される。
示す送信データ１がバイポーラ符号２４こ変換されて伝
送路へ送出された場合を想定すると、この信号は伝送路
の減衰によって波形がなまり、入力信号３として全波整
流回路９へ入力される。
全波整流回路の出力４はスライサ１０でスライスされて
、位相比較信号５となって位相比較器１１へ入力される
。位相比較器１１へは、ディジタルＶＣＯ１９から出力
された同期信号６が入力されており、この２つの信号が
位相比較信号５の立上り毎に位相比較される。もし同期
信号６０位相が位相比較信号５０位相より進んでいたら
、進み信号線１２に、遅れていたら、遅ら信号線１３に
単発のパルスが出力される。この２つの信号線は、それ
ぞれ２Ｎ段のアップダウンカウンタ１５のアップカウン
ト端子とダウンカウント端子へ接続されており、位相が
進み続けるとカウンタの値は増加し、遅れ続けると減少
する。
、位相比較信号５となって位相比較器１１へ入力される
。位相比較器１１へは、ディジタルＶＣＯ１９から出力
された同期信号６が入力されており、この２つの信号が
位相比較信号５の立上り毎に位相比較される。もし同期
信号６０位相が位相比較信号５０位相より進んでいたら
、進み信号線１２に、遅れていたら、遅ら信号線１３に
単発のパルスが出力される。この２つの信号線は、それ
ぞれ２Ｎ段のアップダウンカウンタ１５のアップカウン
ト端子とダウンカウント端子へ接続されており、位相が
進み続けるとカウンタの値は増加し、遅れ続けると減少
する。
位相差がＯのときは、進み信号線１２と遅れ信号線１３
に発生するパルスの数は長期的にみて等しいので、カウ
ンタの値はある一定値（初期値＝＝Ｎ。
に発生するパルスの数は長期的にみて等しいので、カウ
ンタの値はある一定値（初期値＝＝Ｎ。
Ｎは整数）を中心として、小きさみに増減している。も
し、位相が進み続けると、カウンタの値は、ある時点で
所定値２Ｎに遅し、キャリー信号１７が出力される。こ
のキャリー信号１７は、プリセット回路１６ヲ介して２
Ｎ段アンプダウンカウンタ１５の値を半減値Ｎにプリセ
ットする。逆に位相が遅れ続けると、ある時点でカウン
タの値は０に遅し、ボロー信号１８が出力される。ボロ
ー信号もプリセット回路１６ヲ介して、２Ｎ段アップダ
ウンカウンタの値をＮにプリセットする。
し、位相が進み続けると、カウンタの値は、ある時点で
所定値２Ｎに遅し、キャリー信号１７が出力される。こ
のキャリー信号１７は、プリセット回路１６ヲ介して２
Ｎ段アンプダウンカウンタ１５の値を半減値Ｎにプリセ
ットする。逆に位相が遅れ続けると、ある時点でカウン
タの値は０に遅し、ボロー信号１８が出力される。ボロ
ー信号もプリセット回路１６ヲ介して、２Ｎ段アップダ
ウンカウンタの値をＮにプリセットする。
パルス付加／除去回路２１は、上記キャリー信号１７も
しくはボロー信号１８か入力されない時は、固定周波数
発振器２０の出力パルス２５をそのまま分局器２２へ供
給している。分局器２２０分周比は、分局結果である同
期信号６０周期が、略入力信号３の繰り返し周期に一致
するように設定しである。キャリー信号１７が入力され
ると、パルス付加／除去回路２１は、固定周波数発振器
２０の出力パルス２５ヲ間引きして分周器２２へ与える
ため、結果的に同期信号６０周期が長くなる。一方、ボ
ロー信号が入力されると、発振器２０７））らの出力パ
ルス２５に別のパルスが付加されて分周器２２へ入力さ
れるので、同期信号６０周期が短くなるよう制御される
。
しくはボロー信号１８か入力されない時は、固定周波数
発振器２０の出力パルス２５をそのまま分局器２２へ供
給している。分局器２２０分周比は、分局結果である同
期信号６０周期が、略入力信号３の繰り返し周期に一致
するように設定しである。キャリー信号１７が入力され
ると、パルス付加／除去回路２１は、固定周波数発振器
２０の出力パルス２５ヲ間引きして分周器２２へ与える
ため、結果的に同期信号６０周期が長くなる。一方、ボ
ロー信号が入力されると、発振器２０７））らの出力パ
ルス２５に別のパルスが付加されて分周器２２へ入力さ
れるので、同期信号６０周期が短くなるよう制御される
。
このようにして得られた同期信号６は、遅ｇ素子２３に
よって一定時間τだけ遅延された後、識別パルス７とし
て識別回路２４に入力される。識別回路２４は、全波整
流出力４を識別パルス７の立上りでサンブリンクし、冗
の送信データ１に等しい復調データ８を出力する。ここ
で遅延時間τは、識別パルスの立上り点が、全波整流波
の波高が最高になる点に一致するように設定する必要が
ある。
よって一定時間τだけ遅延された後、識別パルス７とし
て識別回路２４に入力される。識別回路２４は、全波整
流出力４を識別パルス７の立上りでサンブリンクし、冗
の送信データ１に等しい復調データ８を出力する。ここ
で遅延時間τは、識別パルスの立上り点が、全波整流波
の波高が最高になる点に一致するように設定する必要が
ある。
し、かじながら、上記した従来例のＤＰＬ、Ｌ回路に２
いては、伝送路の減艮特性が変化することにより入力信
号３０波形の裾野部分が広がったり、縮。
いては、伝送路の減艮特性が変化することにより入力信
号３０波形の裾野部分が広がったり、縮。
んたすすると、その都度、遅延時間τの再調整を必要と
すると言う問題があった。
すると言う問題があった。
本発明は上記従来回路の欠点を解決するためになされた
ものであり、バイポーラ符号を復調する際に必要な識別
パルスの生成を、無調整で行なえる改良されたディジク
ルフェーズロックドループ（ＤＰＬＬ ）回路を提供す
ることを目的とする。
ものであり、バイポーラ符号を復調する際に必要な識別
パルスの生成を、無調整で行なえる改良されたディジク
ルフェーズロックドループ（ＤＰＬＬ ）回路を提供す
ることを目的とする。
全波整流波形の波高が最高となる時点に同期して立上る
識別パルスｆ Ｄ Ｐ Ｊ、 Ｌ回路で作り出す々めに
は、位相比較器に２いて、入力波形がいつ最高点となる
かを分別できれば良い。位相比較器は上記判定をリアル
タイムでは分別できないが、入力波形の１サイクルが終
了した時点では、その１サイクルの開始と終了の時刻が
既知であり、波高の最高点は上記両時刻の中間点にある
ことから、これら２つの時刻を識別できる位相比較器を
用いればよい。
識別パルスｆ Ｄ Ｐ Ｊ、 Ｌ回路で作り出す々めに
は、位相比較器に２いて、入力波形がいつ最高点となる
かを分別できれば良い。位相比較器は上記判定をリアル
タイムでは分別できないが、入力波形の１サイクルが終
了した時点では、その１サイクルの開始と終了の時刻が
既知であり、波高の最高点は上記両時刻の中間点にある
ことから、これら２つの時刻を識別できる位相比較器を
用いればよい。
以下、本発明の一実施例を第３図、第４図により説明す
る。
る。
第３図において、行号９ 、１０，１５，１６，２０，
２１．２２で示した回路要素からなる部分は第１図と同
じ回路構成である。２６は立上り検出回路、２７はＤ型
フリップフロップ、’ ２８．２９は３人力ＡＮＩ）ゲ
ートを示す。
２１．２２で示した回路要素からなる部分は第１図と同
じ回路構成である。２６は立上り検出回路、２７はＤ型
フリップフロップ、’ ２８．２９は３人力ＡＮＩ）ゲ
ートを示す。
上記第３図の回路動作を第４図の信号波形を参照して説
明をすると、立上り検出器２６は、位相比較信号５の立
上り時にセットパルス３０ヲ発生し、Ｄ型フリップフロ
ップ２７そセットし、Ｑ出力＝１゜ｑ出力＝０とする。
明をすると、立上り検出器２６は、位相比較信号５の立
上り時にセットパルス３０ヲ発生し、Ｄ型フリップフロ
ップ２７そセットし、Ｑ出力＝１゜ｑ出力＝０とする。
この出力状態は識別パルス７が立するまで保持されるた
め、位相比較信号５の立上りから識別パルス７の立上り
までの間は、ＡＮＤゲート２８を介して、固定周波数発
掘器２０の出力パルス２５が２Ｎ段アップタウンカウン
タ１５のダウンカウント端子３１へ入力される。次に識
別パルス７が立上ると、Ｄ型フリップフロップ２７の出
力状態が反転し、位相比較信号５が立下がるまでの間、
ＡＮＩ）ゲート２９を介してパルス２５かアップカウン
ト端子３２へ入力される。位相比較信号５が立下ってい
る間は、上記両ＡＮＩ）ケートは閉じられた状態となる
ため、アップカウントもダウンカウントも行なわれない
。ここでカウンタ１５０段数２Ｎは、位相比較信号５が
立上っている間に、出力パルス２５ヲアツプカウント、
若しくはダウンカウントする値ｎよりも若干大きな値に
設定しておく。
め、位相比較信号５の立上りから識別パルス７の立上り
までの間は、ＡＮＤゲート２８を介して、固定周波数発
掘器２０の出力パルス２５が２Ｎ段アップタウンカウン
タ１５のダウンカウント端子３１へ入力される。次に識
別パルス７が立上ると、Ｄ型フリップフロップ２７の出
力状態が反転し、位相比較信号５が立下がるまでの間、
ＡＮＩ）ゲート２９を介してパルス２５かアップカウン
ト端子３２へ入力される。位相比較信号５が立下ってい
る間は、上記両ＡＮＩ）ケートは閉じられた状態となる
ため、アップカウントもダウンカウントも行なわれない
。ここでカウンタ１５０段数２Ｎは、位相比較信号５が
立上っている間に、出力パルス２５ヲアツプカウント、
若しくはダウンカウントする値ｎよりも若干大きな値に
設定しておく。
識別パルス７の立上がり点が、位相比較信号５の立上が
りと立下がりの中間点に同期していれば、位相比較信号
５の立上り前と立上り後では、２Ｎ段アノプダウンカウ
ンタエ５の値に変化は無い。しかしながら、位相比較信
号５よりも識別パルス７０位相が進んだ場合には、ダウ
ンカウントした値はアラツーカウントした値より少なく
なるので、２Ｎ段アップタウンカウンタ１５の値は増加
する。位相進みか絣けば上記値は更に増加して行き、あ
る時点でキャリー信号１７を発生する。逆に位相が遅れ
続けると、ある時点でボロー信号１８を発生する。
りと立下がりの中間点に同期していれば、位相比較信号
５の立上り前と立上り後では、２Ｎ段アノプダウンカウ
ンタエ５の値に変化は無い。しかしながら、位相比較信
号５よりも識別パルス７０位相が進んだ場合には、ダウ
ンカウントした値はアラツーカウントした値より少なく
なるので、２Ｎ段アップタウンカウンタ１５の値は増加
する。位相進みか絣けば上記値は更に増加して行き、あ
る時点でキャリー信号１７を発生する。逆に位相が遅れ
続けると、ある時点でボロー信号１８を発生する。
これらのキャリー信号１７、あるいはボロー信号１８に
よる２Ｎ段アクブダウンカウンタのプリセット動作とデ
ィジタルＶＣＯ１９の制御は、従来のＤＰＬＬ回路の場
合と同じである。
よる２Ｎ段アクブダウンカウンタのプリセット動作とデ
ィジタルＶＣＯ１９の制御は、従来のＤＰＬＬ回路の場
合と同じである。
上記実施例によれば、本発明のＤＰＬＬ回路の位相比較
器は、立上り検出回路２６、Ｄ型フＩＪ ツブフロップ
２７、ＡＮＤゲート２８、ＡＮＤゲート２９、および２
Ｎ段ｒツブタウンカウンタ１５から構成され、２Ｎ段ア
ップタワンカウンタ１５は、フィルタ回路としての機能
も備えており、位相比較信号５の立上がりと立下がりの
中間点に同期した識別パルスを、遅仇素子無しに生成す
る。
器は、立上り検出回路２６、Ｄ型フＩＪ ツブフロップ
２７、ＡＮＤゲート２８、ＡＮＤゲート２９、および２
Ｎ段ｒツブタウンカウンタ１５から構成され、２Ｎ段ア
ップタワンカウンタ１５は、フィルタ回路としての機能
も備えており、位相比較信号５の立上がりと立下がりの
中間点に同期した識別パルスを、遅仇素子無しに生成す
る。
〔う６Ｉ３Ｉ）の効果〕
以上のｍｌ明から明＆）か７１如く、本発明によれは従
来の１）ＰＬＬの如く、同期信号を生成した懐、遅延素
子等を用いて同期信号を最適識別点まで遅らせて識別パ
ルスを生成する場合に比較して、遅延素子が不要となり
、従って、遅延時間の調整がいらなくなる。
来の１）ＰＬＬの如く、同期信号を生成した懐、遅延素
子等を用いて同期信号を最適識別点まで遅らせて識別パ
ルスを生成する場合に比較して、遅延素子が不要となり
、従って、遅延時間の調整がいらなくなる。
Ｍ１図は、従来のＤＰＬＬ回路によるバ、イボーラ符号
復調回路の構成図、第２図は上記回路各部の信号タイム
チャート、果３図は本発明によるＤＰＬＬ回路を適用し
たバイポーラ符号ａＡ回路の構成図、第４図は上記第３
図のＤＰＬＬ回路の信号波形図である。 １・・・送信データ ２・・・バイポーラ符号３・
・入力信号 ４・・・全波′＠流比出力波・・位
相比較信号 ６・・・同期信号７・・・識別パルス
８・・・復調データ９・・・全１１整流回路１０・
・スライサ１１・・・位相比較器 １２・・・進み
信号線１３・・・遅れ信号線 １４・・フィルタ回
路１５・・・２Ｎ段アツフータウンカウンタ１６・・・
プリセット回路 １７・・・キャリー信号１８・・・ボ
ロー信号 １９・・・ディジタルＶ Ｃ０２０・・・
固定周波数発振器 ２】・・パルス伺加／除去回路 ２２・−・分周器 ２３ ・〆き延素子２４・
・識別回路２５・・・出力パルス２６・・・立上がり検
出回路 ２７・・・Ｄ型フリップフロップ ２８ 、２９・・Ａ Ｎ Ｄゲート ３０・・・セットパルス ３１・・・ダウンカウント
端子３２・・・アップカウント端子 代理人弁理士 高 橋 明 氏 晃 ３出 ／／ Ｚ
復調回路の構成図、第２図は上記回路各部の信号タイム
チャート、果３図は本発明によるＤＰＬＬ回路を適用し
たバイポーラ符号ａＡ回路の構成図、第４図は上記第３
図のＤＰＬＬ回路の信号波形図である。 １・・・送信データ ２・・・バイポーラ符号３・
・入力信号 ４・・・全波′＠流比出力波・・位
相比較信号 ６・・・同期信号７・・・識別パルス
８・・・復調データ９・・・全１１整流回路１０・
・スライサ１１・・・位相比較器 １２・・・進み
信号線１３・・・遅れ信号線 １４・・フィルタ回
路１５・・・２Ｎ段アツフータウンカウンタ１６・・・
プリセット回路 １７・・・キャリー信号１８・・・ボ
ロー信号 １９・・・ディジタルＶ Ｃ０２０・・・
固定周波数発振器 ２】・・パルス伺加／除去回路 ２２・−・分周器 ２３ ・〆き延素子２４・
・識別回路２５・・・出力パルス２６・・・立上がり検
出回路 ２７・・・Ｄ型フリップフロップ ２８ 、２９・・Ａ Ｎ Ｄゲート ３０・・・セットパルス ３１・・・ダウンカウント
端子３２・・・アップカウント端子 代理人弁理士 高 橋 明 氏 晃 ３出 ／／ Ｚ
Claims (1)
- 入力信号の周波数のＭ倍のクロックを発生ずる固定クロ
ック発振器と、該Ｍ倍りロックを初期１１１Ｎからアッ
プ、もしくはタウンカウントする２Ｎ段アップダウンカ
ウンタと、入力信号の立上りによって該Ｍ倍りロックを
、該２Ｎ段アツフ”ダウンカウンタのアップカウント入
力へ接続し、生成する同期クロックの立上りｌこよって
アップカウント入力からダウンカウント入力へ接続し、
入力信号の立下りによって、カウントを停止させる入力
クロック反転器と、該Ｍ倍りロックを周期制御入力によ
り可変分周して、前記同期クロックを生成する同期クロ
ック発生器から成り、入力信号の立下り時の該２Ｎ段ア
ツブダウンカウンクの値がＯｌもしくは２Ｎを越えた場
合にそのポロー、もしくはキャリー信号で、該２Ｎ段ア
ップタウンカウンタの値をＮに初期化すると同期に、該
同期クロック発生器の周期制御を行なうことで、該同期
クロックを入力信号の立上りと立下りの中間点に同期さ
せるデイジタルフエーズロノクドルーブ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58016060A JPS59143444A (ja) | 1983-02-04 | 1983-02-04 | デイジタルフエ−ズロツクドル−プ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58016060A JPS59143444A (ja) | 1983-02-04 | 1983-02-04 | デイジタルフエ−ズロツクドル−プ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59143444A true JPS59143444A (ja) | 1984-08-17 |
Family
ID=11906024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58016060A Pending JPS59143444A (ja) | 1983-02-04 | 1983-02-04 | デイジタルフエ−ズロツクドル−プ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59143444A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61161007A (ja) * | 1985-01-10 | 1986-07-21 | Akiyufueezu Kk | Ｆｍ復調回路 |
| JPS631116A (ja) * | 1986-06-20 | 1988-01-06 | Fujitsu Ltd | デイジタル位相同期ル−プ回路 |
| JPS631127A (ja) * | 1986-06-20 | 1988-01-06 | Fujitsu Ltd | 受信デ−タのクロツク抽出方式 |
| JPH01123544A (ja) * | 1987-10-19 | 1989-05-16 | Internatl Business Mach Corp <Ibm> | クロツク信号抽出回路 |
| JPH01161936A (ja) * | 1987-11-19 | 1989-06-26 | American Teleph & Telegr Co <Att> | デジタルｐｌｌによるクロック回復装置 |
| JPH01302935A (ja) * | 1987-04-30 | 1989-12-06 | Motorola Inc | 通信用受信機に送信された情報をデコードする装置及び該装置の同期方法 |
| JPH0250643A (ja) * | 1988-06-03 | 1990-02-20 | Alcatel Nv | 受信されたデジタル通信信号からビットクロックを回復する方法および回路装置 |
| WO2003012995A3 (en) * | 2001-08-02 | 2003-08-28 | Daidalos Inc | Pulse peak and/or trough detector |
-
1983
- 1983-02-04 JP JP58016060A patent/JPS59143444A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH073931B2 (ja) * | 1985-01-10 | 1995-01-18 | アキユフエ−ズ株式会社 | Ｆｍ復調回路 |
| JPS631116A (ja) * | 1986-06-20 | 1988-01-06 | Fujitsu Ltd | デイジタル位相同期ル−プ回路 |
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