NO180138B - Fremgangsmåte og krets for å gjenvinne bitklokke - Google Patents
Fremgangsmåte og krets for å gjenvinne bitklokke Download PDFInfo
- Publication number
- NO180138B NO180138B NO892151A NO892151A NO180138B NO 180138 B NO180138 B NO 180138B NO 892151 A NO892151 A NO 892151A NO 892151 A NO892151 A NO 892151A NO 180138 B NO180138 B NO 180138B
- Authority
- NO
- Norway
- Prior art keywords
- pulse
- clock
- received
- counter
- count
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 12
- 238000012937 correction Methods 0.000 claims abstract description 33
- 238000011156 evaluation Methods 0.000 claims abstract description 23
- 238000004891 communication Methods 0.000 claims abstract description 11
- 230000003111 delayed effect Effects 0.000 claims description 3
- 238000005070 sampling Methods 0.000 abstract description 7
- 230000010363 phase shift Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 4
- 108010076504 Protein Sorting Signals Proteins 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000001208 nuclear magnetic resonance pulse sequence Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
- H03L7/0992—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider
- H03L7/0993—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider and a circuit for adding and deleting pulses
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Communication Control (AREA)
- Luminescent Compositions (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Electrophonic Musical Instruments (AREA)
- Separation Of Suspended Particles By Flocculating Agents (AREA)
- Dc Digital Transmission (AREA)
- Manipulation Of Pulses (AREA)
- Mobile Radio Communication Systems (AREA)
- Television Systems (AREA)
Abstract
For å gjenvinne en bitklokke fra et mottatt digitalt komraunikasjonssignal brukes en lokal bitklokke med frekvensen til signalet som skal mottas og denne genereres ved mottakersiden ved hjelp av en klokkegenerator (TG) og en teller (Z). En faseevalueringslogikk (PAL) evaluerer tidsposisjonen for den fremre flanke av et mottatt pulssignal i sammenligning med en forutbestemt tidsposisjon for den effektive pulsflanke til den lokale bitklokke. Ved synkronisme blir den effektive pulsflanke lokalisert ved senter av den mottatte puls (sentral-bit-sampling). På grunn av ikke-ideelle 1 injeegenskaper kan varigheten til de mottatte pulser avvike noe fra den ønskede verdi. For å være istand til å skjelne en momentan f1ankeforskyvning av en mottatt puls (pulsen er for kort eller for lang) fra en virkelig reell faseforskyvning, blir ti dsposi sj onene til de fremre og de bakre flanker for hver puls bestemt.Dersom en puls er for kort eller for lang, men ligger symmetrisk i forhold til den forutbestemte tidsposisjonen for de effektive pulsflanker til den lokale bitklokke, indikerer dette en momentant f1ankeforskyvning, og i disse tilfelle vil ikke noen fasekorreksjon være påkrevet.
Description
Den foreliggende oppfinnelse angår en fremgangsmåte for og en krets for å gjenvinne en bitklokke fra et mottatt digitalt kommunikasjonssignal hvor en klokkegenerator ved mottagersiden genererer en referanseklokke hvis frekvens er N ganger frekvensen til bitklokken, og hvor en teller, som arbeider som en frekvensdeler og har minst N antall telleposisjoner, blir syklisk og trinnvis øket av referanseklokken slik at den inndeler referanseklokken til frekvensen til bitklokken, som avgis ved en av dens utganger, hvorved perioden til bitklokken blir delt i N like tidsrom, og hvoretter den effektive pulsflanke til bitklokken som tilveiebringes ved utgangen av telleren, opptrer med en tellefrekvens som fastlegges av N/2.
Et slikt kretsarragement er tidligere kjent fra tysk utiegningsskrift nr. 24 35 687 og inneholder en klokkegenerator, en teller, og en logisk krets. Frekvensen til klokkegeneratoren er n ganger frekvensen til den mottatte bitklokke, og telleren styres av den logiske kretsen og synkront med pulser fra klokkegeneratoren på en slik måte at den enten ikke øker i det hele tatt eller øker med én eller to tellinger avhengig av avviket fra den ønskede posisjon. I det synkrone tilfelle vil en effektiv pulsflanke for klokkebiten opptre ved senter av hvert bitelement i det mottatte signal.
Slike tidligere kjente kretser genererer et bitklokke-signal hvis fase blir utledet fra begynnelsen, d.v.s. fra den første eller fremre flanke til en mottatt puls i kommuni-kasjonssignålet. På grunn av de vanlige benyttede trans-misjonskoder, f.eks. (HDB3, AMI) og de ikke-ideelle karak-teristikker til overføringslinjene, kan varigheten til de mottatte pulser avvike fra den ønskede verdi.
Dette betyr at den fremre flanke til den mottatte puls fra en bitsekvens opptrer tidligere eller senere, noe som uunngåelig leder til kontinuerlige fasekorreksjoner som motvirker en frekvensdrift for en kort tid, og kan dermed lede til en høyere forekomst av bit fei 1 .
Det er også tidligere kjent, fra f.eks US 4,535,461, et digitalt bittakts-synkroniserings-kretsarrangement hvor like antall databits inndeles i såkalte subbits. Binære verdier svarende til de enkelte subbits blir summert og de binære verdier av subbitsene blir sammenlignet med hverandre. For å bestemme disse binære verdiene blir det opprinnelige signal-forløpet sammenlignet med signalforløp svarende til såkalte End-of-Bit og Mid-of-Bit signaler. Disse signalforløp gir anvisning på når en ny telling begynner.
De derved fremkomne binære verdier blir så sammenlignet i en komparator-anordning, og for det tilfelle hvor verdien av en subbit tilsvarer verdien av den etterfølgende subbit, blir det ikke foretatt noen korreksjon. For det tilfelle at de binære verdiene har forskjellige størrelser, foretas en korreksjon.
Formålet med foreliggende oppfinnelse er å tilveiebringe en fremgangsmåte og et kretsarrangement hvorved en faselåst bitklokke kan gjenvinnes fra et mottatt, digitalt kommunikasjonssignal slik at selv om det mottas pulser av ulik varighet, så vil den effektive pulsflanke til den lokale bitklokke ligge så nær i tid i senter av den aktuelle mottatte puls som overhodet mulig.
Dette oppnås i foreliggende oppfinnelse ved å benytte fremgangsmåten som er fremsatt i krav 1 nedenfor, og/eller ved å bygge opp kretsen i overenstemmelse med trekkene angitt i krav 4.
Da, i henhold til oppfinnelsen, tidsposisjonene, dvs
antall tellinger til den fremre flanke og til den bakre flanke for en mottatt puls blir fastlagt, kan den aktuelle varigheten av den mottatte puls bestemmes. Dette gjør det mulig å skjelne mellom en ekte faseforskyvning og en ren momentan drift av
pulsflankene på grunn av pulsvarigheter som er noe kortere eller lengre enn den ønskede varighet. Dersom f.eks. varigheten til en puls er for stor, mens den effektive pulsflanke til bitklokken som opptrer ved tellingen N/2 likevel ligger ved senter av den mottatte puls, indikerer dette en momentan flankedrift, men i henhold til foreliggende oppfinnelse vil da ingen fasekorreksjon bli foretatt.
Ytterligere fordeler ved fremgangsmåten og kretsen i henhold til foreliggende oppfinnelse er beskrevet i under-kravene.
For å gi en klarere forståelse av foreliggende oppfinnelse vises til nedenstående detaljerte beskrivelse av utførelsesek-sempler, samt til de ledsagende tegninger hvor: - Fig. 1 er et blokkdiagram for et kretsarrangement i henhold til foreliggende oppfinnelse, - fig. 2 er et første tidsdiagram som tjener til å forklare fremgangsmåten i henhold til foreliggende oppfinnelse, - fig. 3 er et andre tidsdiagram som også tjener til å forklare fremgangsmåten i henhold til foreliggende oppfinnelse, og - fig. 4 er en sannhetstabel1 for evaluering av fase-logikken i overensstemmelse med foreliggende oppfinnelse.
Først vil nå kretsen i henhold til oppfinnelsen beskrives under henvisning til fig. 1.
Kretsen omfatter en klokkegenerator TG, som genererer en referanseklokke hvis frekvens er N ganger frekvensen til den mottatte klokke. I eksemplet som er beskrevet, er frekvensen til referanseklokken 16384 MHz og faktoren N er lik 8 slik at frekvensen til bitklokken er 2048 MHz. Klokkegeneratoren TG kan implementeres ved hjelp av en konvensjonell transistor-basert TTL krystal1osci11ator.
Klokkegeneratoren TG er koblet til en klokkeinngang TZ til en teller Z med minst N tel 1eposisjoner, og i eksempelet er det vist 8 tel 1erposisjoner. Følgelig har telleren tre utganger A, B, C som er koblet til en faseevalueringslogikk PAL med en frekvens 2048 MHz, som er lik frekvensen til bitklokken som kan fås fra utgangen C.
Koblet til denne faseevalueringslogikken PAL er også en mottakerlinje L, og over denne overføres det digitale kommunikasjonssignal som skal mottas.
Det antas at signalet sendes ut ved hjelp av HDB3-koden. De innkommende positive pulser føres til en første inngang El til en logisk ELLER-port 1, og de innkommende negative pulsene til en andre inngang E2. En utgang A fra ELLER-porten 1 er koblet til en signalinngang D til et serie/parallell skift-register SR.
En klokkeinngang TSR på ski ftregisteret SR er koblet til klokkegeneratoren TG. En første utgang Ql og en andre utgang
Q2 fra ski ftregisteret SR er koblet til faseevalueringslogikken PAL. På grunn av det mottatte asynkrone kommunikasjonssignal som tilføres signalinngangen D til ski ftregisteret SR, kan det forekomme at oppkoblingstiden og holdetiden som normalt kreves for slike logiske elementer, ikke kan over-holdes, slik at udefinerte korttidstilstander kan opptre ved utgangen Q fra det første trinn av ski ftregisteret SR. For å unngå slike feil, gjøres det bruk av et tre-trinns skift-register SR, hvor utgangen Q fra det første trinn ikke er oppkoblet. Dermed vil den første utgang Ql og den andre utgang Q2, som er koblet til faseevalueringslogikken PAL, henholdsvis representere utgangene fra det andre og fra det tredje ski ftregistertrinnet (jfr. fig. 4).
Faseevaleringslogikken PAL er koblet til en første flipp-flopp FFU for midlertidig lagring av et korreksjonssignal for innsetting av en ekstra tellepuls, heretter betegnet UP, og til en andre flipp-flopp FFD for midlertidig lagring av et korreksjonssignal for å undertrykke en tellepuls fra telleren, heretter betegnet DOWN. De to f1 ipp-f1oppene er her konstruert som D-f1 ipp-f1 opper med en signalutgang QU fra den første flipp-flopp FFU koblet via en første styringslinje SLU til en første korreksjonsinngang Kl til telleren Z, og en signalutgang QD fra den andre flipp-flopp FFD koblet via en andre styringslinje SLD til en andre korreksjonsinngang K2 på telleren Z. I tillegg blir de to signalutgangene QU, QD ført tilbake til faseevalueringslogikken PAL.
Fremgangsmåten i henhold til foreliggende oppfinnelse vil nå bli forklart under henvisning til tidsdiagrammene i figurene 2 og 3 i samband med kretsen vist i fig. 1.
I fig. 2, viser linjen (a) signalformen til referanseklokken på 16384 MHz som genereres av klokkegeneratoren TG. Linjen (b) viser bølgeformen for referanseklokken delt med en faktor på N=8 av telleren Z, dvs av bitklokken med en frekvens på 2048 MHz. Da telleren Z har N = 8 tel 1eposisjoner, som fremkommer ved dens tre utganger A, B, C, jfr. fig. 1 (tre utganger gir 2-3=8 tel 1eposisjoner), vil perioden T til bitklokken, som vist ved linjen (c) i fig.2, bli delt i N = 8 like lange tidsrom som representerer de 8 tel 1eposisjoner.
En pulssekvens som kommer inn på mottakerlinjen L, fig. 1, blir først ført til signalinngangen D på ski ftregisteret SR. Linjen (d) i fig. 2, viser en mottatt puls og linjene (e) og (f) viser henholdsvis pulsene ved første utgang Ql og andre utgang Q2, forsinket av ski ftregisteret SR.
Bitkombinasjonene ved de to utgangene Ql, Q2 til skiftregisteret SR, som er klokkestyrt av referanseklokken, blir som følger:
Ved fravær av en puls, jfr. linjene (e) og (f) samt tellingen 1 eller 2 i linje (c), vil de to utgangene Ql, Q2 fra skiftregisteret SR frembringe en logisk 0 til faseevalueringslogikken PAL. Dersom den første flanken til en puls ankommer, vil utgangen Ql bli logisk 1 og utgangen Q2 være logisk 0. Så lenge som den mottatte puls forskyves gjennom ski ftregisteret, vil de to utgangene Ql, Q2 være logisk 1 (datapuls er tilstede). En avsluttende pulsflanke, jfr. linjene (e) og (f) ved tellingene 0 og 1 i linjen (c), vil da angi at utgangen Q2 (linje (f)) fortsatt befinner seg på logisk 1 mens utgangen Ql allerede er forandret til logisk 0. Disse fire forskjellige bitkombinasjonene blir kontinuerlig videresendt til faseevalueringslogikken PAL ved pulsrepeti-sjonshastigheten til referanseklokken.
Fra tellingene som gjøres tilgjengelige via de tre utgangene A, B, C fra telleren Z, jfr. linje (c) og bitkombinasjonene som overføres synkront med dette via de to utgangene Ql, Q2 fra ski ftregisteret SR, vil faseevalueringslogikken PAL fastlegge tellingene ved hvilke den ledende flanke og den avsluttende flanke til hver mottatt puls til kommuni kasjonssignalet inntreffer.
I fig. 3 viser linjen (a) posisjonene for telleren Z (se også fig. 2 linje (c). Disse inndeler perioden T for bitklokken, dvs linjen (b) i fig. 3, i 8 like lange tidsrom.
Den effektive pulsflanken til den lokale bitklokke fig. 3, linje (b), befinner seg ved tellingen som bestemmes av N/2=4 (såkalt sampl ing-ved-bitsenter), og dette er vist ved den hel-trukne, vertikale linjen i fig. 3.
Faseevaleringslogikken PAL sender ut et korreksjonssignal til telleren Z over den første eller andre styringslinje SLU, SLD bare dersom pulsflanken til den lokale bitklokke, uavhengig av varigheten til den mottatt puls, ikke befinner seg ved senter av den mottatte puls til kommunikasjonssignalet (vil bli forklart mer detaljert nedenfor).
I det følgende vil forskjellige tilfeller som karak-teriserer oppfinnelsen, bli forklart ved hjelp av sannhets-tabellen til faseevalueringslogikken, vist i fig. 4.
Den todelte sannhetstabel1 viser i første linje, øvre halvdel de åtte tellinger som føres til faseevalueringslogikken PAL via de tre utgangene A, B, C. Den andre linjen viser bitkombinasjonen 10 (den fremre eller ledende pulsflanke) ved de to utgangene Ql, Q2 fra skiftregisteret SR ved de respektive tellinger, forskjøvet med to tellinger i forhold til linjen (a). I den tredje linjen som er betegnet FFU, er en 0 eller 1 blitt skrevet inn i avhengighet av hvorvidt en forekomst av "fremre pulsflanke" ved denne telling representerer "ingen mottatt puls" eller henholdsvis "en mottatt, fremskutt pulsflanke". På lignende måte er en 0 eller 1 blitt innført i den fjerde linjen som er gitt betegnelsen FFD, i avhengighet av om en forekomst av fremre pulsflanke ved den tellingen som er innført i linje 2, finnes at denne representerer "ingen mottatt puls" eller henholdsvis "en forsinket, mottatt puls".
Den øvre halvdel av sannhetstabel1 en gir derved en evaluering av kriteriet: "tell ved en fremre flanke av den mottatte puls hvis den er fremskutt i forhold til tellingen for den effektive pulsflanke til bitklokken, som befinner seg ved N/2=4.
Det antas f.eks., jfr. fig. 3 linje (c), at en fremre flanke for en mottatt puls finnes ved telling 1, jfr. fig. 3, linje (a). Forutsettes at en puls som skal mottas har en ønsket varighet på T/2, vil pulsflanken som detekteres ved tellingen 1 inntreffe en telling for tidlig i forhold til tellingen N/2 = 4, heretter referert til som "sampl ingstel-lingen". Som et resultat av dette blir et korreksjonssignal DOWN lagret i den andre flipp-flopp FFD (jfr. fig. 4, fjerde linje, innskrift "1"). Dersom den bakre flanke til en mottatt puls, jfr. fig. 3, linje (c), samt fig. 4, nedre halvdel av tabellen, andre linje, Q1=0, Q2=l, blir funnet ved tellingen 7, jfr. fig. 4, nedre halvdel, første linje, vil den mottatte pulsen være en puls hvis varighet avviker fra den ønskede varighet T/2 (med to tellinger), men som nettopp derfor er symmetrisk i forhold til sampl ingstel1 i ngen. Imidlertid vil det, fordi den forlengede pulsen, i henhold til foreliggende oppfinnelse, blir samplet ved senter i forhold til samplings-tellingen, ikke være påkrevet med noe korreksjonssignal, slik at korreksjonssignalet DOWN lagret i den andre flipp-flopp FFD blir tilbakestilt, jfr. fig. 4, nedre halvdel av tabellen, fjerde linje, innhold T. Innholdet T i sannhetstabel1 en angir at et tidligere korreksjonssignal DOWN (eller UP) blir tilbakestilt. Innholdet X klargjør derimot at et tidligere lagret korreksjonssignal (DOWN eller UP), ikke skal tilbake-stilles.
Dersom den ledende flanke til en mottatt puls opptrer ved telling 3, jfr. fig. 3 (f) og fig. 4, øvre halvdel, første linje mens den tilsvarende bakre pulsflanke opptrer ved telling 5, jfr. fig. 4 nedre halvdel første linje, vil den mottatte pulsen være en puls hvis varighet er kortere enn den ønskede varigheten T/2, men som atter er symmetrisk med henblikk på sampl ingstel1 i ngen N/2. Som svar på den ledende pulsflanke ved telling 3 lagres et korreksjonssignal UP i den første flipp-flopp FFU, jfr. fig. 4, øvre halvdel innhold 1 i tredje linje. Idet faseevalueringslogikken PAL har fastlagt at pulsen bare er en avkortet, men forøvrig korrekt samplet puls, blir korreksjonssignalet UP, som ble lagret i den første flipp-flopp FFU ti 1bakesti111, jfr. fig. 4 nedre halvdel, tredje linje, innhold T, under tellingen 5 i første linje.
I de to tidligere beskrevne tilfeller, jfr. fig. 3, linjene (c) og (f), vil, i henhold til foreliggende oppfinnelse, ingen fasekorreksjoner utføres fordi den aktuelle varighet til den mottatte puls kan utledes fra bestemmelsen av den fremre flanke og den bakre flanke, og fordi det ikke er nødvendig med noen korreksjoner av pulser som er symmetriske med henblikk på sampl ingstel1 i ngen.
Dersom den ledende pulskant opptrer ved telling 1, jfr. fig. 3 (d) og fig. 4 øvre halvdel første og fjerde linje, og den avsluttende pulskant opptrer ved telling 5, indikerer dette en virkelig faseforskyvning (forsinkelse) fordi pulsen er usymmetrisk i forhold til sampl ingstel1 i ngen 4.
Som det fremgår av fig. 4 øvre halvdel fjerde linje, blir et korreksjonssignal DOWN da lagret i den andre flipp-flopp FFD og sendt over den andre styringslinje SLD til den andre korreksjonsinngang K2 til telleren C (jfr. fig. 4 nedre halvdel fjerde linje (innhold X = ingen ti 1bakesti11 ing). Korreksjonssignalet DOWN forårsaker at én tellepuls fra telleren Z blir undertrykket.
Dersom den fremre pulsflanke opptrer ved telling 3 mens den bakre pulsflanke opptrer ved telling 7 jfr. fig 3
linje (e) og fig. 4 første og tredje linje, indikerer dette også en virkelig faseforskyvning (fremskutt). En korreksjon blir da utført ved å lagre et korreksjons signal UP i den første flipp-flopp FFU. Korreksjonssignalet UP tilføres over den første styringslinje SLU til den første korreksjonsinngang Kl til telleren Z og forårsaker at en ekstra tellepuls i nnsettes.
Hele kretsarrangementet i henhold til foreliggende oppfinnelse kan implementeres med en krystallosci11ator for klokkegenerator TG og en programmerbar logisk rekke. Den tar således svært liten plass, den er rimelig i produksjon og krever ingen diskrete komponenter.
Ovenstående detaljerte beskrivelse av noen utførelses-eksempler av foreliggende oppfinnelse skal bare betraktes som eksempler og må ikke oppfattes som begrensninger av beskyt-telsens omfang
Claims (5)
1. Fremgangsmåte for å gjenvinne en bitklokke fra et mottatt digitalt kommunikasjonssignal hvor en klokkegenerator (TG) ved mottakersiden genererer en referanseklokke hvis frekvens er N ganger frekvensen til bitklokken, og hvor en teller (Z), som arbeider som en frekvensdeler og har minst N tel 1eposisjoner, syklisk blir øket trinnvis av referanseklokken slik at den inndeler referanseklokken til frekvensen av bitklokken, som avgis ved en av dens utganger, idet perioden til bitklokken inndeles i N like tidsrom, og hvor den effektive pulsflanke til bitklokken som fremkommer ved utgangen av telleren, opptrer ved en telling som fastlegges av N/2, karakterisert ved at en faseevalueringslogikk (PAL) bestemmer tellingene ved hvilke den fremre flanke og den bakre flanke til hver mottatt puls i kommunikasjonssignalet inntreffer, og at faseevalueringslogikken (PAL), uavhengig av varigheten til den mottatte puls, vil avgi et fasekorreksjonssignal til telleren bare dersom pulsflanken til bitklokken som frembringes fra telleren, ikke ligger i senter av pulsen som mottas fra kommunikasjonssignalet.
2. Fremgangsmåte ifølge krav 1, karakterisert ved at det ikke avgis noe fasekorreksjonssignal fra faseevalueringslogikken (PAL) dersom den fremre fl anke til en mottatt puls inntreffer ved tellingen N-(N-l) eller N/2-1, og den bakre flanke til pulsen opptrer ved tellingen N*l eller henholdsvis N/2+1, hvor N er et like, naturlig tall, slik at det foreligger en puls som har en varighet forskjellig fra en ønsket varighet for en puls som skal mottas, men er symmetrisk omkring tellingen N/2.
3. Fremgangsmåte ifølge krav 1 eller 2, karakterisert ved at dersom tellingene som er fastlagt av faseevalueringslogikken (PAL) for den fremre flanke og den bakre flanke til en mottatt puls finnes å være fremskutt eller å være forsinket i forhold til tellingen N/2, vil telleren bli tilført et fasekorreksjonssignal som forårsaker at en ekstra tellepuls tilsettes eller henholdsvis undertrykkes.
4. Krets for å utføre fremgangsmåten ifølge et hvilket som helst av kravene 1 til 3, omfattende en klokkegenerator (TG) hvis referanseklokke har en frekvens som er N ganger så stor som frekvensen av bittakten til det signal som skal mottas, og hvor telleren (Z) som virker som en frekvensdeler og har minst N tel 1eposisjoner, har sin klokkeinngang (TZ) koblet til klokkegeneratoren (TG) og sine utganger (A, B, C) er koblet til faseevalueringslogikken (PAL), som igjen er koblet til en mottakerlinje (L), idet klokkegeneratorens frekvens deles på bittaktens frekvens i telleren (Z) og utledes fra en utgang (C) fra telleren (Z),
karakterisert ved at mottakerlinjen (L) er koblet til en signalinngang (D) til et to-trinns serie/parallell ski ftregister (SR) med sin klokkeinngang (TSR) koblet til klokkegeneratoren (TG) og dens to parallelle utganger (Ql, Q2) er koblet til faseevalueringslogikken (PAL), at faseevalueringslogikken (PAL) er koblet til den første flipp-flopp (FFU) for midlertidig lagring av et korreksjonssignal for innsetting av én ekstra tellepuls og til en andre flipp-flopp (FFD) for midlertidig lagring av et korreksjonssignal for å undertrykke en tellepuls i telleren (Z), at klokkegeneratoren (TG) er koblet til klokkeinngangene (TFU, TFD) til f1 ipp-f1oppene, og at en utgang (QU) til en første flipp-flopp (FFU) og en utgang (QD) til den andre flipp-flopp (FFD) er koblet via en første styringslinje (SLU) og en andre styringslinje (SLD) til en første korreksjonsinngang (Kl) og henholdsvis til en andre korreksjonsinngang (K2) på telleren (Z).
5. Krets ifølge krav 4, karakterisert ved a t fl ipp-f1oppene (FFU, FFD) er D-f1 ipp-f1 opper, og at utgangen (QU) til den første flipp-flopp og utgangen (QD) fra den andre flipp-flopp føres tilbake til faseevalueringslogikken (PAL).
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3818843A DE3818843A1 (de) | 1988-06-03 | 1988-06-03 | Verfahren und schaltungsanordnung zur rueckgewinnung eines bittaktes aus einem empfangenen digitalen nachrichtensignal |
Publications (4)
| Publication Number | Publication Date |
|---|---|
| NO892151D0 NO892151D0 (no) | 1989-05-29 |
| NO892151L NO892151L (no) | 1989-12-04 |
| NO180138B true NO180138B (no) | 1996-11-11 |
| NO180138C NO180138C (no) | 1997-02-19 |
Family
ID=6355738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| NO892151A NO180138C (no) | 1988-06-03 | 1989-05-29 | Fremgangsmåte og krets for å gjenvinne bitklokke |
Country Status (14)
| Country | Link |
|---|---|
| US (1) | US5025461A (no) |
| EP (1) | EP0345564B1 (no) |
| JP (1) | JPH0761067B2 (no) |
| CN (1) | CN1011460B (no) |
| AT (1) | ATE117482T1 (no) |
| AU (1) | AU614138B2 (no) |
| CA (1) | CA1308448C (no) |
| DE (2) | DE3818843A1 (no) |
| ES (1) | ES2070143T3 (no) |
| FI (1) | FI97584C (no) |
| MX (1) | MX170655B (no) |
| NO (1) | NO180138C (no) |
| PT (1) | PT90723A (no) |
| ZA (1) | ZA894069B (no) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW255079B (en) * | 1994-09-30 | 1995-08-21 | At & T Corp | Communications unit with data and clock recovery circuit |
| JPH0923220A (ja) * | 1995-05-05 | 1997-01-21 | Philips Electron Nv | クロック信号回復用の回路、制御ループ及びそれらからなる送信システム |
| US6522188B1 (en) | 1998-04-10 | 2003-02-18 | Top Layer Networks, Inc. | High-speed data bus for network switching |
| US7002982B1 (en) * | 1998-07-08 | 2006-02-21 | Broadcom Corporation | Apparatus and method for storing data |
| FR2781943B1 (fr) | 1998-07-30 | 2000-09-15 | Thomson Multimedia Sa | Procede de recuperation d'horloge lors de l'echantillonnage de signaux de type numerique |
| US6343364B1 (en) * | 2000-07-13 | 2002-01-29 | Schlumberger Malco Inc. | Method and device for local clock generation using universal serial bus downstream received signals DP and DM |
| US6862332B2 (en) | 2001-02-27 | 2005-03-01 | Toa Corporation | Clock reproduction circuit |
| US6888905B1 (en) | 2001-12-20 | 2005-05-03 | Microtune (San Diego), Inc. | Low deviation index demodulation scheme |
| JP3949081B2 (ja) * | 2003-06-09 | 2007-07-25 | 株式会社東芝 | サンプリング周波数変換装置 |
| US7135905B2 (en) * | 2004-10-12 | 2006-11-14 | Broadcom Corporation | High speed clock and data recovery system |
| EP1813029B1 (en) * | 2004-11-12 | 2009-04-22 | Analog Devices, Inc. | Timing system and method for a wireless transceiver system |
| CN100397356C (zh) * | 2004-12-17 | 2008-06-25 | 上海环达计算机科技有限公司 | Pci测试卡及其测试方法 |
| US8705680B2 (en) * | 2006-06-29 | 2014-04-22 | Nippon Telegraph And Telephone Corporation | CDR circuit |
| KR101381359B1 (ko) * | 2006-08-31 | 2014-04-04 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 클록 생성 회로 및 이 클록 생성 회로를 구비한 반도체장치 |
| DE102007002302A1 (de) * | 2007-01-16 | 2008-07-24 | Austriamicrosystems Ag | Anordnung und Verfahren zur Rückgewinnung eines Trägersignals und Demodulationseinrichtung |
| US7719256B1 (en) * | 2008-03-20 | 2010-05-18 | The United States Of America As Represented By The Secretary Of The Navy | Method for determining a separation time |
| US20160112223A1 (en) * | 2013-05-10 | 2016-04-21 | Mitsubishi Electric Corporation | Signal processing device |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3668315A (en) * | 1970-05-15 | 1972-06-06 | Hughes Aircraft Co | Receiver timing and synchronization system |
| US3697689A (en) * | 1970-12-23 | 1972-10-10 | North American Rockwell | Fine timing recovery system |
| DE2354103A1 (de) * | 1973-10-29 | 1975-05-07 | Siemens Ag | Schaltungsanordnung zur regelung der phasenlage eines taktsignals |
| DE2435687C3 (de) * | 1974-07-24 | 1979-06-07 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Schaltungsanordnung zum Empfangen von isochron binär modulierten Signalen in Fernmeldeanlagen |
| JPS5541074A (en) * | 1978-09-19 | 1980-03-22 | Fujitsu Ltd | Timing pick up system |
| DE2935353A1 (de) * | 1979-09-01 | 1981-03-19 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Einrichtung zum synchronisieren des empfangsbittaktes eines datenempfaengers entsprechend den bituebergaengen des datensignals |
| US4546394A (en) * | 1982-01-29 | 1985-10-08 | Sansui Electric Co., Ltd. | Signal reconstruction circuit for digital signals |
| JPS59143444A (ja) * | 1983-02-04 | 1984-08-17 | Hitachi Ltd | デイジタルフエ−ズロツクドル−プ回路 |
| US4535461A (en) * | 1983-06-01 | 1985-08-13 | Cincinnati Electronics Corporation | Digital clock bit synchronizer |
| JPS60251741A (ja) * | 1984-05-28 | 1985-12-12 | Fujitsu Ltd | 識別回路 |
| DE3679351D1 (de) * | 1985-05-15 | 1991-06-27 | Siemens Ag | Schaltungsanordnung zur rueckgewinnung des taktes eines isochronen binaersignales. |
| IT1222405B (it) * | 1987-07-30 | 1990-09-05 | Gte Telecom Spa | Estrattore digitale di segnale orologio con aggancio e correzione di fase per segnali bipolari |
| US4789996A (en) * | 1988-01-28 | 1988-12-06 | Siemens Transmission Systems, Inc. | Center frequency high resolution digital phase-lock loop circuit |
| US4896337A (en) * | 1988-04-08 | 1990-01-23 | Ampex Corporation | Adjustable frequency signal generator system with incremental control |
-
1988
- 1988-06-03 DE DE3818843A patent/DE3818843A1/de not_active Withdrawn
-
1989
- 1989-05-22 AU AU35024/89A patent/AU614138B2/en not_active Ceased
- 1989-05-26 AT AT89109517T patent/ATE117482T1/de active
- 1989-05-26 DE DE58908897T patent/DE58908897D1/de not_active Expired - Lifetime
- 1989-05-26 MX MX016197A patent/MX170655B/es unknown
- 1989-05-26 EP EP89109517A patent/EP0345564B1/de not_active Expired - Lifetime
- 1989-05-26 ES ES89109517T patent/ES2070143T3/es not_active Expired - Lifetime
- 1989-05-29 ZA ZA894069A patent/ZA894069B/xx unknown
- 1989-05-29 NO NO892151A patent/NO180138C/no unknown
- 1989-05-31 FI FI892643A patent/FI97584C/fi not_active IP Right Cessation
- 1989-06-02 JP JP14092589A patent/JPH0761067B2/ja not_active Expired - Lifetime
- 1989-06-02 PT PT90723A patent/PT90723A/pt not_active Application Discontinuation
- 1989-06-02 CN CN89103670A patent/CN1011460B/zh not_active Expired
- 1989-06-02 CA CA000601616A patent/CA1308448C/en not_active Expired - Lifetime
- 1989-06-05 US US07/362,802 patent/US5025461A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5025461A (en) | 1991-06-18 |
| ATE117482T1 (de) | 1995-02-15 |
| MX170655B (es) | 1993-09-03 |
| AU614138B2 (en) | 1991-08-22 |
| ES2070143T3 (es) | 1995-06-01 |
| FI892643A0 (fi) | 1989-05-31 |
| CN1011460B (zh) | 1991-01-30 |
| ZA894069B (en) | 1990-09-26 |
| FI97584B (fi) | 1996-09-30 |
| EP0345564A2 (de) | 1989-12-13 |
| FI97584C (fi) | 1997-01-10 |
| EP0345564B1 (de) | 1995-01-18 |
| NO892151D0 (no) | 1989-05-29 |
| DE58908897D1 (de) | 1995-03-02 |
| CN1038736A (zh) | 1990-01-10 |
| NO180138C (no) | 1997-02-19 |
| PT90723A (pt) | 1989-12-29 |
| AU3502489A (en) | 1989-12-07 |
| NO892151L (no) | 1989-12-04 |
| JPH0250643A (ja) | 1990-02-20 |
| CA1308448C (en) | 1992-10-06 |
| FI892643A (fi) | 1989-12-04 |
| EP0345564A3 (de) | 1991-04-10 |
| DE3818843A1 (de) | 1989-12-07 |
| JPH0761067B2 (ja) | 1995-06-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| NO180138B (no) | Fremgangsmåte og krets for å gjenvinne bitklokke | |
| EP0317159A2 (en) | Clock recovery arrangement | |
| US8903031B2 (en) | Low jitter clock recovery circuit | |
| US20180262323A1 (en) | Phase control block for managing multiple clock domains in systems with frequency offsets | |
| US4584695A (en) | Digital PLL decoder | |
| NO173719B (no) | Digital, faselaast sloeyfekrets med hoey opploesning | |
| US5349610A (en) | Digital data detecting and synchronizing circuit | |
| EP0312671B1 (en) | Predictive clock recovery circuit | |
| US4756010A (en) | Asynchronous/synchronous data receiver circuit | |
| US7301996B1 (en) | Skew cancellation for source synchronous clock and data signals | |
| US8295423B2 (en) | System and method for clockless data recovery | |
| US5103185A (en) | Clock jitter suppressing circuit | |
| US5111486A (en) | Bit synchronizer | |
| US4633487A (en) | Automatic phasing apparatus for synchronizing digital data and timing signals | |
| JPS63996B2 (no) | ||
| US4775989A (en) | Timing phase detector circuit | |
| US4464769A (en) | Method and apparatus for synchronizing a binary data signal | |
| US3619662A (en) | Data receiver and synchronizing system | |
| US4317080A (en) | Signal monitor system | |
| US5479456A (en) | Automatic false synchronization correction mechanism for biphase-modulated signal reception | |
| US6603829B1 (en) | Programmable phase matching | |
| JPS6146642A (ja) | 直列デ−タ伝送装置用受信デ−タサンプリングパルス発生回路 | |
| SU1338092A2 (ru) | Устройство фазировани импульсов | |
| SU1626429A1 (ru) | Фазокорректирующее устройство | |
| JPH02162856A (ja) | データ通信装置 |