JPH0761067B2 - 受信されたデジタル通信信号からビットクロックを回復する方法および回路装置 - Google Patents

受信されたデジタル通信信号からビットクロックを回復する方法および回路装置

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JPH0761067B2
JPH0761067B2 JP14092589A JP14092589A JPH0761067B2 JP H0761067 B2 JPH0761067 B2 JP H0761067B2 JP 14092589 A JP14092589 A JP 14092589A JP 14092589 A JP14092589 A JP 14092589A JP H0761067 B2 JPH0761067 B2 JP H0761067B2
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    • H—ELECTRICITY
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Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、受信端部におけるクロック発生器はビットク
ロックの周波数のＮ倍の周波数を有する基準クロックを
発生し、周波数分割装置として動作し、少なくともＮカ
ウント状態を有するカウンタはその出力の１つに出力さ
れるビットクロックの周波数に基準クロックを分割する
ように基準クロックによって周期的にインクレメントさ
れ、ビットクロックの周期はＮ個の等分の時間に分割さ
れ、カウンタの出力において供給されたビットクロック
の実効パルスエッジはN/2により決定されたカウントで
発生される受信されたデシタル通信信号からビットクロ
ックを回復する方法および回路装置に関する。
［従来技術］ このような従来技術による回路装置（DE−AS24 35 68
7）にはクロック発生器、カウンタおよび論理回路が含
まれている。クロック発生器の周波数は受信されるビッ
トクロックの周波数のｎ倍であり、カウンタは所望の位
置からの偏差にしたがって全くインクレメントされない
か、もしくは１または２のカウントでインクレメントさ
れるようにクロック発生器からのパルスと同期して論理
回路によって制御される。同期する場合には、ビットク
ロックの実効パルス端部は受信された信号の各ビットユ
ニットの中央で発生する。
このような従来技術の回路は、通信信号の受信パルスの
始め、すなわち前縁から導出される位相を有するビット
クロック信号を発生する。一般的に使用される伝送コー
ド（例えば、HDB3,AMI）及び理想的ではない伝送ライン
の特性のために、受信パルスの継続時間は所望の値と異
なる。
これは、ビットシーケンスの受信パルスの前縁が早くま
たは遅く発生し、必然的に短時間の間周波数ドリフトと
逆動作する連続的な位相訂正をもたらし、高いビットエ
ラー率となることを示す。
［発明の解決すべき課題］ 本発明の目的は、位相ロックされたビットクロックが受
信されたデジタル通信信号から回復されることができる
ため、異なる期間を有するパルスが受信されても、局部
ビットクロックの実効パルスエッジは実際に受信された
パルスの時間的にできるだけ中心近くに存在する方法お
よび回路装置を提供することである。
［課題解決のための手段］ 本発明の受信信号のビットクロックを回復する方法は、
Ｎを偶数の整数としてビットクロックの周波数のＮ倍の
周波数を有する基準クロックを発生するクロック発生器
と、周波数分割装置として動作するカウンタとを受信端
部に設置し、このカウンタは、少なくともＮのカウント
状態を有し、ビットクロックの周波数に基準クロックを
分割するように基準クロックによって周期的に歩進され
てビットクロックの周期がＮ個の等分の時間に分割され
て各カウントに対応して出力端子の１つに出力され、供
給された基準クロックのこのような分割によって生成さ
れたビットクロックの実効パルスエッジはカウントN/2
においてカウンタの出力部から出力され、さらに、通信
信号の受信パルスのそれぞれの前縁および後縁が発生す
るカウントを決定する位相評価論理回路を設置し、通信
信号の受信パルスの前縁のカウントと後縁のカウントの
中央にビットクロックの実効パルスエッジのカウントN/
2が位置するようにカウンタを制御するために、位相評
価論理回路は、通信信号の受信パルスの前縁がＮ−（Ｎ
−１）からN/2−１の範囲のカウント間で発生すると
き、受信パルスの前縁の発生のカウントＮ−（Ｎ−１）
に対してその受信パルスの後縁がカウントＮ−１で発生
する状態から受信パルスの前縁の発生のカウントN/2−
１に対してその受信パルスの後縁がカウントN/2＋１で
発生する状態までの、前縁発生時点のカウントとN/2と
の差がN/2と受信パルスの後縁発生時点のカウントとの
差と等しくなる受信パルスの前縁のカウントに対応した
受信パルスの後縁のカウントに対しては位相訂正信号を
出力せず、通信信号の受信パルスの後縁のカウントが受
信パルスの前縁のカウントに対して受信パルスの前縁の
カウントとN/2との差がN/2と受信パルスの後縁のカウン
トとの差と等しくないカウントであることを検出したと
き位相評価論理回路はカウンタに位相訂正信号を送って
カウンタの出力位相を調節してカウンタによって出力さ
れるビットクロックのパルスエッジを通信信号の受信パ
ルスの幅の変動に関係なく受信パルスの幅の中央に位置
するように制御することを特徴とする。
本発明の受信されたデジタル通信信号からビットクロッ
クを回復する回路装置は、Ｎを偶数の整数としてビット
クロックの周波数のＮ倍の周波数を有する基準クロック
を発生するクロック発生器と、クロック発生器に接続さ
れたクロック入力を備え、周波数分割装置として動作
し、少なくともＮのカウント状態を有し、ビットクロッ
クの周波数に基準クロックを分割するように基準クロッ
クによって周期的にインクレメントされてビットクロッ
クの周期をＮ個の等分の時間に分割して各カウントに対
応して出力を生成し、供給された基準クロックのこのよ
うな分割によって生成されたビットクロックの実効パル
スエッジをカウントN/2においてカウンタの出力部から
出力するカウンタと、このカウンタから出力を供給され
る位相評価論理回路と、受信ラインに接続された信号入
力とクロック発生器に接続されているクロック入力と、
位相評価論理回路に結合された２個の並列出力とを有す
る２段直列並列シフトレジスタと、位相評価論理回路に
よって制御される第１のフリップフロップおよび第２の
フリップフロップとを具備し、位相評価論理回路は、こ
のシフトレジスタの２個の並列出力を入力として供給さ
れ、通信信号の受信パルスの前縁のカウントと後縁のカ
ウントの中央にビットクロックの実効パルスエッジのカ
ウントN/2が位置するようにカウンタを制御するため
に、通信信号の受信パルスの前縁発生時点のカウントと
N/2との差がN/2と受信パルスの後縁発生時点のカウント
との差と等しくなる受信パルスの前縁のカウントに対応
した受信パルスの後縁のカウントに対しては位相訂正信
号を出力せず、通信信号の受信パルスの後縁のカウント
が受信パルスの前縁のカウントに対して受信パルスの前
縁のカウントとN/2との差がN/2と受信パルスの後縁のカ
ウントとの差と等しくないカウントであることを検出し
たときに位相訂正信号を出力し、位相評価論理回路の位
相訂正信号出力部は付加的なカウントパルスを挿入する
訂正信号を一時的に蓄積するために第１のフリップフロ
ップに、またカウンタのカウントパルスを抑制する訂正
信号を一時的に蓄積するために第２のフリップフロップ
に接続され、規準クロック発生器はフリップフロップの
クロック入力に接続され、第１のフリップフロップの出
力および第２のフリップフロップの出力はそれぞれ第１
の制御ラインおよび第２の制御ラインを介してカウンタ
の第１の訂正入力および第２の訂正入力に接続されてい
ることを特徴とする。
本発明によると、時間位置すなわち受信パルスの前縁お
よび後縁に対するカウントが決定されるため、受信パル
スの実際の期間が確認されることができる。これによ
り、本当の位相シフトと、所望の期間よりも短いまたは
長いパルス期間のための単なる瞬間的なエッジドリフト
を区別することができる。例えばカウントN/2で発生し
たビットの実効パルスエッジが受信パルスの中央に存在
するのにもかかわらず、パルスの期間が長過ぎる場合に
は、これは瞬間的なエッジドリフトを示すが、しかし本
発明によると位相訂正は全く行なわない。
本発明のその他の重要な実施態様は、特許請求の範囲
２、３および５に記載されている。
［実施例］ 初めに、本発明による回路装置が第１図により説明され
る。
回路は、受信されたクロックの周波数のＮ倍の周波数を
有する基準クロックを発生するクロック発生器TGを含
む。記載された一例において、基準クロックの周波数は
16.384MHzであり、係数Ｎは８であるため、ビットクロ
ックの周波数は2.048MHzである。クロック発生器TGは通
常のTTL水晶発振器で構成されることができる。
クロック発生器TGは、少なくともＮカウント状態（ここ
では８カウント状態）を有するカウンタＺのクロック入
力TZに接続されている。したがって、カウンタは基準パ
ルス周波数16.384MHzを1/8に分周したビットクロックの
周波数2.048MHzに等しい周波数で各カウント値に対する
出力を発生する。実施例ではＮ＝８であるから８＝23の
カウントを位相評価論理回路PALに供給するために３つ
の出力A,B,Cが設けられている。これらの出力A,B,Cはそ
れぞれ20，21，22のビットを表し、したがって３つの出
力によってカウント１〜８を位相評価論理回路PALに与
えることができる。ビットクロックとして使用される出
力信号はカウントN/2、すなわちこの実施例ではカウン
ト４で出力され、そのため出力Ｃから出力される信号が
利用される。
受信されるデジタル通信信号が伝送される受信ラインＬ
もまた位相評価論理回路PALに接続されている。
信号はHDB3コードで伝送されると仮定する。入来する正
のパルスは論理オアゲートORの第１の入力E1に供給さ
れ、入来する負のパルスは第２の入力E2に供給される。
論理オアゲートORの出力Ａは、直列並列シフトレジスタ
SRの信号入力Ｄに接続されている。
シフトレジスタSRのクロック入力TSRはクロック発生器T
Gに接続されている。シフトレジスタSRの第１の出力Q1
および第２の出力Q2は位相評価論理回路PALに接続され
ている。
シフトレジスタSRの信号入力Ｄに供給された受信された
非同期通信信号のために、このような論理素子に一般的
に必要な開始および保持時間が満足されることができな
いため、短時間の定まらない状態がシフトレジスタSRの
第１の段の出力Ｑで発生する可能性がある。このような
エラーを避けるため、第１の段の出力Ｑが配線されてい
ない３段シフトレジスタSRが使用される。したがって、
位相評価論理回路PALに接続されている第１の出力Q1お
よび第２の出力Q2はそれぞれ第２および第３のシフトレ
ジスタの段の出力に現れる（第４図参照）。
位相評価論理回路PALはUPと示されている付加的なカウ
ントパルスを挿入する訂正信号を一時的に蓄積するため
に第１のフリップフロップFFUに、またDOWNと示されて
いるカウンタからのカウントパルスを抑制する訂正信号
を一時的に蓄積するために第２のフリップフロップFFD
に接続されている。２つのフリップフロップはここでは
Ｄフリップフロップとして構成されており、第１の制御
ラインSLUによってカウンタＺの第１の訂正入力K1に接
続された第１のフリップフロップFFUの信号出力QU、お
よび第２の制御ラインSLDによってカウンタＺの第２の
訂正入力Q2に接続された第２のフリップフロップFFDの
信号出力QDを有する。さらに２つの信号出力QU,QDは位
相評価論理回路PALにフィードバックされる。
以下、本発明による方法が第２図および第３図のタイミ
ング図および第１図の回路装置を参照して説明される。
第２図において、特性（ａ）はクロック発生器TGによっ
て発生された16.384MHzの基準クロックの波形を示す。
特性（ｂ）はカウンタＺによってＮ＝８の係数で分割さ
れた基準クロック、すなわち2.048MHzの周波数を有する
ビットクロックの波形を示す。カウンタＺはその３つの
出力A,BおよびＣで、すなわち第１図（３つの出力＝23
＝８カウント状態）のように現れるＮ＝８のカウント状
態を有するので、第２図の特性（ｃ）で示されるような
ビットクロックの周期Ｔは８カウント状態を表すＮ＝８
等分の時間に分割される。
受信ラインＬ上に入来するパルスシーケンスは最初にシ
フトレジスタSRの信号入力Ｄに供給される。第２図の波
形（ｄ）は受信されたパルスを示し、（ｅ）および
（ｆ）はシフトレジスタSRによって遅延された第１の出
力Q1および第２の出力Q2のそれぞれにおけるパルスを示
す。
基準クロックによってクロックされるシフトレジスタSR
の２つの出力Q1,Q2におけるビットの組合せは以下のと
おりである： Q1 Q2 0 0 ＝パルスなし 1 0 ＝パルスの前縁 0 1 ＝パルスの後縁 1 1 ＝パルスあり パルスがない、すなわち波形（ｅ）および波形（ｆ）お
よび波形（ｃ）におけるカウント１または２のとき、シ
フトレジスタSRの２つの出力Q1,Q2は位相評価論理回路P
ALに論理０を供給する。パルスの前縁が到達する場合、
出力Q1は論理１であり、出力Q2は論理０である。受信パ
ルスがシフトレジスタによってシフトされる限り、２つ
の出力Q1,Q2は論理１である（データパルス存在）。後
縁パルスエッジ、すなわち波形（ｅ）および波形（ｆ）
および波形（ｃ）におけるカウント０または１は、出力
Q2（波形（ｆ））がまだ論理１であり、一方出力Q1はす
でに論理０に変化していることを示す。これらの４つの
異なるビットの組合せは、連続的に基準クロックのパル
ス反復速度で位相評価論理回路PALに通信される。
３つの出力A,BおよびＣを介して利用できるカウントす
なわち（ｃ）、およびシフトレジスタSRの２つの出力Q
1,Q2を介して同期して送信されたビットの組合せから、
位相評価論理回路PALは通信信号の各受信パルスの前縁
および後縁が発生するカウントを決定する。
第３図において、（ａ）は第３図の波形（ｂ）のビット
クロックの期間Ｔを８等分の時間に分割するカウンタＺ
のカウントを示す（第２図、（ｃ）参照）。
第３図の波形（ｂ）の局部ビットクロックの実効パルス
エッジはN/2＝４で決定されたカウントに位置される
（いわゆるビットサンプリングの中央）；これは第３図
において垂直の実線で示されている。
受信パルスの期間とは無関係に、局部ビットクロックの
パルスエッジが通信信号の受信パルスの中央に位置され
ない場合にのみ、位相評価論理回路PALは第１または第
２の制御ラインSLU,SLDを介してカウンタＺに訂正信号
を送信する（以下に説明されている）。
以下において、本発明を特徴とする種々のケースが第４
図に示される位相評価論の回路の真値表により示されて
いる。
２部分の真値表は、上半分の第１段目において３つの出
力A,B,Cを介して位相評価論理回路PALに供給される８カ
ウントを示す。第２段目は、（ａ）に関して２カウント
だけシフトされる各カウントにおけるシフトレジスタSR
の２つの出力Q1,Q2におけるビットの組合せ10（パルス
前縁）を示す。FFUと示された第３の段目において、２
段目の中に入れられたカウントで評価“パルス前縁”が
それぞれ受信パルスのないこと、または受信された進相
パルスがあることを表す場合、０または１が入れられ
る。同様に、２段目の中に入れられたカウントで評価
“パルス後縁”がそれぞれ受信パルスのないこと、また
は遅延した受信パルスがあることを表す場合、０または
１はFFDと示された第４段目に入れられる。
したがって、真値表の上半分は基準“N/2＝４を特徴と
するビットクロックの実効パルス端部に対するカウント
に関連する受信パルスの前縁におけるカウント”の評価
を表す。
例えば第３図の波形（ｃ）を参照すると、受信パルスの
前縁が第３図の（ａ）に示される１のカウントで決定さ
れるとする。受信されるパルスは望ましいT/2の期間を
有し、カウント１で検出されるパルス端部は以下“サン
プリングカウント”として示されるカウントN/2＝４に
関連して早すぎるあるカウントで発生すると仮定する。
結果として、訂正信号DOWNが第２のフリップフロップFF
Dに蓄積される（第４図、第４段目のエントリィ“1"参
照）。第３図の波形（ｃ）および第４図に示されている
受信パルスの後縁の、表の下半分の第２段目のQ1＝0,Q2
＝１がカウント７で決定される場合、第４図の下半分の
第１段目に示されるように、受信パルスは所望の期間T/
2（２カウントで）とは異なるがしかしサンプリングカ
ウントに関して対称的な期間を有するパルスである。し
かしながら、この拡張したパルスは本発明にしたがって
サンプリングカウントに関して中心でサンプルされるた
め、訂正信号は全く要求されないため、第２のフリップ
フロップFFDに蓄積される訂正信号DOWNは第４図、表の
下半分の第４段目の、第１段目のカウント５の下のエン
トリィに示されるようにリセットされる。真値表にお
けるエントリィは予め蓄積された訂正信号DOWN（また
はUP）がリセットされることを示す。
受信パルスの後縁が第３図の（ｆ）および第４図の上半
分の第１段目のカウント３で発生し、関連した後縁パル
スエッジが第４図の下半分の第１段目のカウント５で発
生する場合、受信パルスは所望の期間T/2よりも短い期
間を有するが、サンプリングカウントN/2に関して対称
的なパルスである。カウント３におけるパルス前縁に応
答して、訂正信号UPは第４図の上半分の第３段目のエン
トリィ１で第１のフリップフロップFFUに蓄積される。
位相評価論理回路PALはそのパルスが“ただ１つの”短
くされたが正確にサンプルされたパルスであると決定す
るので、第１のフリップフロップFFUに蓄積された訂正
信号UPは第４図の下半分の第３段目の、第１段目のカウ
ント５の下のエントリィに示されるようにリセットさ
れる。
２つの前記のケースにおいて、第３図の波形（ｃ）およ
び（ｆ）を参照すると、本発明により受信パルスの実際
の期間は前縁および後縁の決定から得られることがで
き、サンプリングカウントに関して対称的なパルスを訂
正する必要がないので、位相訂正は行われない。
第３図の波形（ｄ）および第４図の上半分における第１
および第４段目に示されるように、パルス前縁がカウン
ト１で発生し、パルス後縁がカウント５で発生した場
合、これは、パルスがサンプリングカウント４に関して
非対称的なので実際の位相シフト（遅延）を示す。
第４図の上半分の、第４段目に見られるように、訂正信
号DOWNは第２のフリップフロップFFDに蓄積され、第２
の制御ラインSLDを介してカウンタＺの第２の訂正入力K
2に送信される（第４図の下半分の第４段目の、エント
リィＸ＝注意を払わない、すなわちリセットなし）。訂
正信号DOWNはカウンタＺのカウントパルスを抑制させ
る。
第３図の波形（ｅ）および第４図の第１および第３段目
のように、パルス前縁がカウント３で発生し、パルス後
縁がカウント７で発生する場合、これは実際の位相シフ
ト（進相）を示す。このとき訂正は、第１のフリップフ
ロップFFUに訂正信号UPを蓄積することによって実行さ
れる。訂正信号UPは第１の制御ラインSLUを介してカウ
ンタＺの第１の訂正入力K1に供給され、付加的カウント
パルスを挿入させる。
本発明による回路装置全体は、クロック発生器TGとして
の水晶発振器およびプログラム可能な論理アレイにより
構成されることができる。したがってそれは非常に少な
い空間を占有し、安価であって、ディスクリート部品を
全く必要としない。
【図面の簡単な説明】
第１図は本発明による回路装置のブロック図である。 第２図は本発明による方法を説明するための第１のタイ
ミング図である。 第３図は本発明による方法を説明するための第２のタイ
ミング図である。 第４図は本発明による位相評価論理回路に対する真値表
を示す。 TG…クロック発生器、SR…シフトレジスタ、PAL…位相
評価論理回路、Ｚ…カウンタ、OR…オアゲート、FFU…
第１のフリップフロップ、FFD…第２のフリップフロッ
プ、SLU…第１の制御ライン、SLD…第２の制御ライン。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】受信されたデジタル通信信号からビットク
    ロックを回復する方法において、 Ｎを偶数の整数としてビットクロックの周波数のＮ倍の
    周波数を有する基準クロックを発生するクロック発生器
    と、周波数分割装置として動作するカウンタとを受信端
    部に設置し、 このカウンタは、少なくともＮのカウント状態を有し、
    ビットクロックの周波数に基準クロックを分割するよう
    に基準クロックによって周期的にインクレメントされて
    ビットクロックの周期がＮ個の等分の時間に分割されて
    各カウントに対応して出力端子の１つに出力され、供給
    された基準クロックのこのような分割によって生成され
    たビットクロックの実効パルスエッジはカウントN/2に
    おいてカウンタの出力部から出力され、 さらに、通信信号の受信パルスのそれぞれの前縁および
    後縁が発生するカウントを決定する位相評価論理回路を
    設置し、 通信信号の受信パルスの前縁のカウントと後縁のカウン
    トの中央にビットクロックの実効パルスエッジのカウン
    トN/2が位置するようにカウンタを制御するために、位
    相評価論理回路は、通信信号の受信パルスの前縁がＮ−
    （Ｎ−１）からN/2−１の範囲のカウント間で発生する
    とき、受信パルスの前縁の発生のカウントＮ−（Ｎ−
    １）に対してその受信パルスの後縁がカウントＮ−１で
    発生する状態から受信パルスの前縁の発生のカウントN/
    2−１に対してその受信パルスの後縁がカウントN/2＋１
    で発生する状態までの、前縁発生時点のカウントとN/2
    との差がN/2と受信パルスの後縁発生時点のカウントと
    の差と等しくなる受信パルスの前縁のカウントに対応し
    た受信パルスの後縁のカウントに対しては位相訂正信号
    を出力せず、 通信信号の受信パルスの後縁のカウントが受信パルスの
    前縁のカウントに対して受信パルスの前縁のカウントと
    N/2との差がN/2と受信パルスの後縁のカウントとの差と
    等しくないカウントであることを検出したとき位相評価
    論理回路はカウンタに位相訂正信号を送ってカウンタの
    出力位相を調節してカウンタによって出力されるビット
    クロックのパルスエッジを通信信号の受信パルスの幅の
    変動に関係なく受信パルスの幅の中央に位置するように
    制御することを特徴とする受信信号のビットクロック回
    復方法。
  2. 【請求項２】受信パルスの前縁および後縁に対して位相
    評価論理回路によって決定されたカウントによってカウ
    ンタから出力されるカウントN/2が進相または遅相して
    いることが検出された場合、カウンタは付加的なカウン
    トパルスを挿入させるか、もしくはカウントパルスを抑
    制させる位相訂正信号を供給されることを特徴とする請
    求項１記載の方法。
  3. 【請求項３】受信されたデジタル通信信号からビットク
    ロックを回復する回路装置において、 Ｎを偶数の整数としてビットクロックの周波数のＮ倍の
    周波数を有する基準クロックを発生するクロック発生器
    と、 クロック発生器に接続されたクロック入力を備え、周波
    数分割装置として動作し、少なくともＮのカウント状態
    を有し、ビットクロックの周波数に基準クロックを分割
    するように基準クロックによって周期的にインクレメン
    トされてビットクロックの周期をＮ個の等分の時間に分
    割して各カウントに対応して出力を生成し、供給された
    基準クロックのこのような分割によって生成されたビッ
    トクロックの実効パルスエッジをカウントN/2において
    カウンタの出力部から出力するカウンタと、 このカウンタから出力を供給される位相評価論理回路
    と、 受信ラインに接続された信号入力とクロック発生器に接
    続されているクロック入力と、位相評価論理回路に結合
    された２個の並列出力とを有する２段直列並列シフトレ
    ジスタと、 位相評価論理回路によって制御される第１のフリップフ
    ロップおよび第２のフリップフロップとを具備し、 位相評価論理回路は、このシフトレジスタの２個の並列
    出力を入力として供給され、通信信号の受信パルスの前
    縁のカウントと後縁のカウントの中央にビットクロック
    の実効パルスエッジのカウントN/2が位置するようにカ
    ウンタを制御するために、通信信号の受信パルスの前縁
    発生時点のカウントとN/2との差がN/2と受信パルスの後
    縁発生時点のカウントとの差と等しくなる受信パルスの
    前縁のカウントに対応した受信パルスの後縁のカウント
    に対しては位相訂正信号を出力せず、通信信号の受信パ
    ルスの後縁のカウントが受信パルスの前縁のカウントに
    対して受信パルスの前縁のカウントとN/2との差がN/2と
    受信パルスの後縁のカウントとの差と等しくないカウン
    トであることを検出したときに位相訂正信号を出力し、 位相評価論理回路の位相訂正信号出力部は付加的なカウ
    ントパルスを挿入する訂正信号を一時的に蓄積するため
    に第１のフリップフロップに、またカウンタのカウント
    パルスを抑制する訂正信号を一時的に蓄積するために第
    ２のフリップフロップに接続され、規準クロック発生器
    はフリップフロップのクロック入力に接続され、第１の
    フリップフロップの出力および第２のフリップフロップ
    の出力はそれぞれ第１の制御ラインおよび第２の制御ラ
    インを介してカウンタの第１の訂正入力および第２の訂
    正入力に接続されていることを特徴とする回路装置。
  4. 【請求項４】第１および第２のフリップフロップはＤフ
    リップフロップであり、第１のフリップフロップの出力
    および第２のフリップフロップの出力は位相評価論理回
    路にフィードバックされることを特徴とする請求項３記
    載の回路装置。
JP14092589A 1988-06-03 1989-06-02 受信されたデジタル通信信号からビットクロックを回復する方法および回路装置 Expired - Lifetime JPH0761067B2 (ja)

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