KR101381359B1 - 클록 생성 회로 및 이 클록 생성 회로를 구비한 반도체장치 - Google Patents
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Abstract
수신 회로와 송신 회로 등의 복수의 회로 사이에 다른 클록 신호를 사용한 경우에도 안정된 통신이 가능한 클록 생성 회로 및 그것을 구비한 반도체장치의 제공을 과제로 한다. 엣지 검출 회로와, 기준 클록 발생 회로와, 기준 클록 카운터 회로와, 분주 회로를 가지고, 기준 클록 카운터 회로는 외부로부터 엣지 검출 회로에 신호가 입력되고, 이 신호의 엣지를 검출하여 다음 엣지를 검출할 때까지의 기간에, 기준 클록 발생 회로로부터 출력된 기준 클록 신호의 파장을 카운트하여 얻어진 카운터값을 분주 회로에 출력하는 회로이고, 분주 회로는 카운터값에 기초한 기준 클록 신호의 분주를 하는 회로이다.
클록 생성 회로, 엣지 검출 회로, 기준 클록 발생 회로, 기준 클록 카운터 회로, 분주 회로
Description
본 발명은 클록 생성 회로에 관한 것이다. 특히, 본 발명은, 일정 기간에 임의의 파수(波數)의 클록 신호를 생성하는 클록 생성 회로 및 이 클록 생성 회로를 구비한 반도체장치에 관한 것이다.
근년, RFID(Radio Frequency Identification) 태그(tag)(ID 태그, IC 태그, IC 칩, RF 태그, 무선 태그, 무선 칩, 전자 태그라고도 불린다) 등의 무선으로 신호의 송수신이 가능한 반도체장치의 연구가 진행되어(예를 들어, 문헌 1), 기업 내, 시장 등에서 시험적으로 도입되기 시작하고 있다.
이 반도체장치는 리더/라이터로부터 수신한 신호에 기초하여 동작을 행하지만, 구체적으로는 리더/라이터에 형성된 송신 회로로부터 출력된 신호가 RFID 태그 등의 반도체장치에 형성된 수신 회로에 입력된다.
일반적으로, 외부의 리더/라이터 등에 형성된 송신 회로와 RFID 태그 등에 형성된 수신 회로로 신호의 송수신을 행하는 경우, 각각의 회로마다 다른 클록 신호를 이용하여 신호의 송수신을 행한다.
[문헌 1] 일본국 공개특허공고 2006-196001호 공보
그러나, 송신 회로와 수신 회로 사이 또는, 복수 회로 사이에 다른 클록 신호를 사용하고 있는 경우, 각 회로에서 출력되는 데이터는 각 회로의 클록 신호에 동기된다. 이때, 송신 회로와 수신 회로 사이에서 신호를 주고 받는 경우, 송신 회로로부터 수신 회로에 입력되는 데이터 신호(수신 신호라고도 한다)와, 데이터를 받는 수신 회로의 기준 클록 신호의 변화점이 다르다는 문제가 있었다. 따라서, 수신 신호의 하강과 수신 회로의 기준 클록 신호의 상승이 동기되는 경우, 다음 수신 신호의 하강까지의 기간에서, 수신 회로 동작용의 기준 클록 신호의 듀티비가 크게 변화하게 되고, 신호의 셋업 시간 및 홀드 시간이 일정하게 되지 않는 문제가 있었다.
또한, 본 명세서에서는, 신호가 저전위로부터 고전위로 변화하는 것을 상승이라고 부르고, 또한, 신호가 고전위로부터 저전위로 변화하는 것을 하강이라고 한다.
상기 과제에 대하여 도면을 사용하여 이하에 설명한다. 도 5는 송신 회로로부터 수신 회로에 입력되는 데이터 신호가 수신 회로 동작용 기준 클록 신호에 대하여 어긋나 있는 경우의 타이밍 차트이다. 도 5에서는, 수신 회로 동작용 기준 클록 신호의 듀티비가 크게 변화하여, 데이터의 셋업 시간 또는 홀드 시간이 일정하게 되지 않는 경우의 타이밍 차트를 나타내고 있다.
도 5에 나타내는 타이밍 차트는 송신 회로로부터 수신 회로에 입력되는 데이 터 신호(501), 수신 회로 기준 클록 신호(502), 기준 클록 카운터 신호(503), 수신 회로 동작용 기준 클록 신호(504), 기준 클록 신호의 기간(505), 기준 클록 신호의 기간(506)을 나타내고 있다.
도 5에 나타내는 타이밍 차트에 대하여 설명한다. 기준 클록 카운터 신호는 송신 회로로부터 수신 회로에 입력되는 데이터 신호(501)의 하강의 타이밍부터 수신 회로 기준 클록 신호(502)의 파수를 카운트한다. 수신 회로 기준 클록 신호(502)의 파수를 카운트한 값은, 기준 클록 카운터 신호(503)의 카운터값이 된다. 기준 클록 카운터 신호(503)의 카운터값을 기초로 분주(分周)된 신호가 수신 회로 동작용 기준 클록 신호(504)로서 출력된다. 이때, 송신 회로로부터 수신 회로에 입력되는 데이터 신호(501)와 수신 회로 기준 클록 신호(502)가 동기되고 있지 않기 때문에, 기준 클록 카운터 신호(503)는 일정한 값으로 리셋되는 일은 없다. 따라서, 수신 회로 동작용 기준 클록 신호(504)의 주기가 통상의 기간(506)과 주기가 짧은 기간(505)이 발생하였다.
또한, 도 5의 타이밍 차트에서는 기준 클록 카운터 신호의 값이 홀수에서 짝수로 전환할 때 신호를 반전시키고, 수신 클록 동작용 기준 클록 신호를 생성하는 경우에 대하여 나타내고 있다.
도 5에 나타낸 타이밍 차트에서의 짧은 기간(505)의 상태가 발생한 경우, 수신 회로 동작용 기준 클록 신호(504)에 의해 동기 동작하는 회로는 통상의 기간(506)과 짧은 기간(505)의 발생에 의해, 셋업 시간 및 홀드 시간이 일정하지 않고 회로의 오동작을 야기하는 원인이 되는 과제가 있었다.
본 발명은 상기 문제를 감안하여, 수신 회로와 송신 회로 등의 복수의 회로 사이에 다른 클록 신호를 사용한 경우에도, 수신 회로 동작용 기준 클록 신호의 듀티비가 크게 변화하는 일 없이, 신호의 셋업 시간 및 홀드 시간에 여유를 가지게 한 회로 설계를 행함으로써, 안정된 통신을 가능하게 하는 클록 생성 회로 및 그것을 구비한 반도체장치를 제공하는 것을 과제로 한다.
상기 목적을 달성하기 위하여, 본 발명에서는 송신 회로로부터 수신 회로에 입력된 데이터 신호의 엣지(edge)를 검출하고, 엣지들 사이에 규정 개수의 클록을 발생시키는 구성으로 한다.
본 발명의 클록 생성 회로의 하나는, 엣지 검출 회로, 기준 클록 발생 회로, 기준 클록 카운터 회로, 및 분주 회로를 가지고, 기준 클록 카운터 회로는 외부로부터 엣지 검출 회로에 신호가 입력되고, 이 신호의 엣지를 검출하여 다음 엣지를 검출할 때까지의 기간에, 기준 클록 발생 회로로부터 출력된 기준 클록 신호의 파수를 카운트하여 얻어진 카운터값을 분주 회로에 출력하는 회로이고, 분주 회로는 카운터값에 기초한 기준 클록 신호의 분주를 하는 회로인 구성으로 한다.
또한, 본 발명의 클록 생성 회로의 다른 하나는, 엣지 검출 회로, 기준 클록 발생 회로, 기준 클록 카운터 회로, 및 분주 회로를 가지고, 엣지 검출 회로는 외부로부터 입력되는 신호의 엣지를 검출하는 회로이고, 기준 클록 카운터 회로는 엣지 검출 회로가 엣지를 검출하여 다음 엣지를 검출할 때까지의 기간에, 기준 클록 발생 회로로부터 출력된 기준 클록 신호의 파수를 카운트하여 얻어진 카운터값을 분주 회로에 출력하는 회로이고, 분주 회로는 카운터값에 기초한 기준 클록 신호의 분주를 하는 회로인 구성으로 한다.
또한, 본 발명의 클록 생성 회로의 다른 하나는, 엣지 검출 회로, 기준 클록 발생 회로, 기준 클록 카운터 회로, 및 분주 회로를 가지고, 엣지 검출 회로는 제1 래치 회로와, 이 제1 래치 회로로부터 출력된 신호가 입력되는 제2 래치 회로와, 제1 래치 회로로부터 출력된 신호가 입력되는 인버터 회로와, 제2 래치 회로로부터 출력된 신호 및 인버터 회로로부터 출력된 신호가 입력되는 AND 회로를 가지고, AND 회로는 제2 래치 회로로부터 출력된 신호와 인버터 회로로부터 출력된 신호가 다른 경우에 리셋 신호를 출력하는 회로이고, 기준 클록 카운터 회로는, 기준 클록 발생 회로로부터 출력되는 기준 클록 신호의 파수를 카운트하여 얻어진 카운터값이 리셋 신호에 의해 리셋되고, 또한, 카운터값을 분주 회로에 출력하는 회로이고, 분주 회로는 카운터값에 기초한 기준 클록 신호의 분주를 하는 회로인 구성으로 한다.
또한, 본 발명의 클록 생성 회로에 있어서, 기준 클록 발생 회로는 링 오실레이터 또는 수정 발진기인 구성이어도 좋다.
또한, 본 발명의 반도체장치의 하나는 안테나를 구비하고, 리더/라이터와 무선 통신에 의해 신호의 송수신을 행하는 반도체장치로서, 엣지 검출 회로, 기준 클록 발생 회로, 기준 클록 카운터 회로, 및 분주 회로를 가지고, 기준 클록 카운터 회로는 리더/라이터로부터 안테나를 통하여 엣지 검출 회로에 신호가 입력되고, 이 신호의 엣지를 검출하여 다음 엣지를 검출할 때까지의 기간에, 기준 클록 발생 회 로로부터 출력된 기준 클록 신호의 파수를 카운트하여 얻어진 카운터값을 분주 회로에 출력하는 회로이고, 분주 회로는 카운터값에 기초한 기준 클록 신호의 분주를 하는 회로인 구성으로 한다.
또한, 본 발명의 반도체장치의 다른 하나는 안테나를 구비하고, 리더/라이터와 무선 통신에 의해 신호의 송수신을 행하는 반도체장치로서, 엣지 검출 회로, 기준 클록 발생 회로, 기준 클록 카운터 회로, 및 분주 회로를 가지고, 엣지 검출 회로는 리더/라이터로부터 안테나를 통하여 입력되는 신호의 엣지를 검출하는 회로이고, 기준 클록 카운터 회로는 엣지 검출 회로가 엣지를 검출하여 다음 엣지를 검출할 때까지의 기간에, 기준 클록 발생 회로로부터 출력되는 기준 클록 신호의 파수를 카운트하여 얻어진 카운터값을 분주 회로에 출력하는 회로이고, 분주 회로는 카운터값에 기초한 기준 클록 회로의 분주를 하는 회로인 구성으로 한다.
또한, 본 발명의 반도체장치의 다른 하나는 안테나를 구비하고, 리더/라이터와 무선 통신에 의해 신호의 송수신을 행하는 반도체장치로서, 엣지 검출 회로, 기준 클록 발생 회로, 기준 클록 카운터 회로, 및 분주 회로를 가지고, 엣지 검출 회로는 제1 래치 회로와, 이 제1 래치 회로로부터 출력된 신호가 입력되는 제2 래치 회로와, 제1 래치 회로로부터 출력된 신호가 입력되는 인버터 회로와, 제2 래치 회로로부터 출력된 신호 및 인버터 회로로부터 출력된 신호가 입력되는 AND 회로를 가지고, AND 회로는 제2 래치 회로로부터 출력된 신호와 인버터 회로로부터 출력된 신호가 다른 경우에 리셋 신호를 출력하는 회로이고, 기준 클록 카운터 회로는, 기준 클록 발생 회로로부터 출력되는 기준 클록 신호의 파수를 카운트하여 얻어진 카 운터값이 리셋 신호에 의해 리셋되고, 또한 카운터값을 분주 회로에 출력하는 회로이고, 분주 회로는 카운터값에 기초하여 기준 클록 신호의 분주를 하는 회로인 구성으로 한다.
또한, 본 발명의 반도체장치에 있어서, 기준 클록 발생 회로는 링 오실레이터 또는 수정 발진기인 구성이어도 좋다.
본 발명에 의해, 송신 회로와 수신 회로 사이 또는 복수 회로 사이에 다른 클록을 사용하여, 송신 회로와 수신 회로 사이에서 신호를 주고 받을 때, 송신 회로로부터 수신 회로에 입력되는 데이터 신호를 출력한 송신 회로와, 데이터 신호를 받는 수신 회로의 클록이 다르더라도, 수신 회로 동작용 기준 클록 신호의 듀티비가 크게 변화하는 일 없이, 신호의 셋업 시간 및 홀드 시간에 여유를 가지게 한 회로 설계를 행할 수 있다. 그리고, 신호의 셋업 시간 및 홀드 시간이 크게 변화하기 때문에 회로의 오동작을 초래하는 것과 같은 불량을 저감할 수 있다. 즉 수신 회로와 송신 회로 등의 복수의 회로 사이에 다른 클록 신호를 사용한 경우에도, 안정된 통신이 가능한 클록 생성 회로를 제공할 수 있다.
본 발명의 실시형태에 대하여 도면을 사용하여 이하에 설명한다. 그러나, 본 발명은 이하의 설명에 한정되는 것은 아니고, 본 발명의 취지 및 그 범위로부터 벗어남이 없이 그의 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 본 발명은 이하에 나타내는 실 시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 이하에 설명하는 본 발명의 구성에 있어서, 같은 것을 가리키는 부호는 다른 도면 간에 공통하여 사용하는 경우가 있다.
[실시형태 1]
본 실시형태에서는, 본 발명의 클록 생성 회로의 일 구성예에 관하여 도면을 참조하여 설명한다.
본 발명의 클록 생성 회로를 구비하는 반도체장치는, 송신 회로로부터 수신 회로에 입력되는 데이터 신호의 엣지를 검출하는 회로와, 수신 회로용 기준 클록을 발생하는 회로와, 수신 회로용 기준 클록의 파수를 카운트하는 회로와, 수신 회로용 기준 클록의 파수의 카운터값을 기초로 하여 수신 회로용 기준 클록을 분주하는 회로를 가지고 있다.
본 발명은, 송신 회로 및 수신 회로 사이에 모두 다른 클록 신호를 사용한 경우, 송신 회로 및 수신 회로 사이에서 신호를 주고 받을 때의 클록 신호가 다르더라도, 클록 신호의 듀티비가 크게 변화하는 일 없이, 신호의 셋업 시간 및 홀드 시간에 여유를 가지게 한 회로 설계를 행할 수 있다는 효과를 가진다. 이 효과는, 수신 회로 측의 엣지 검출 수단에서 송신 회로 측으로부터 수신 회로에 입력되는 데이터 신호의 엣지를 검출하고, 이 데이터 신호의 엣지로부터 다음에 송신 회로측으로부터 수신 회로에 입력되는 데이터 신호의 엣지까지의 기간에서, 수신 회로용 기준 클록 신호의 파수를 카운트하는 회로로 카운트하고, 이 카운트한 카운터값을 기초로, 분주 회로에서 수신 회로용 기준 클록 신호의 분주를 행한 신호를 수신 회 로 동작용 기준 클록 신호로 함으로써 실현될 수 있다. 이하, 구체적인 구성 등에 대하여 설명한다.
도 1에, 송신 회로(110)로부터 송신된 데이터 신호를 수신하는 수신 회로(120)와, 수신 회로(120)에 데이터 신호를 송신하는 송신 회로(110)에 대한 블록도를 나타낸다. 도 1에 나타내는 수신 회로(120)는 엣지 검출 회로(121), 수신 회로용 기준 클록 발생 회로(122), 수신 회로용 기준 클록 카운터 회로(123), 수신 회로용 분주 회로(124), 및 수신 회로 동작용 기준 클록 발생 회로(125)를 가지고 있다. 또한, 도 1의 송신 회로(110)는 송신 회로용 기준 클록 발생 회로(111)와, 송신 회로 데이터용 신호 발생 회로(112)를 가지고 있다.
여기서, 도 1에서, 엣지 검출 회로(121)는 수신하는 신호(102)의 변화점(엣지)을 검출하는 회로이다. 엣지 검출 회로는 카운터 회로, 래치 회로, NOT 회로, AND 회로, OR 회로, NAND 회로, NOR 회로, EXOR(exclusive-or) 회로, EX-NOR(exclusive-nor) 회로 등의 판정 회로를 조합하여 구성한다. 엣지 검출 회로(121)의 구체적인 구성을 도 4에 나타낸다.
도 4에서는, 도 1에서 나타낸 블록도에서의 엣지 검출 회로(121)의 구체적인 구성으로서, 제1 기억 수단(421), 제2 기억 수단(422), 제1 기억 수단(421)의 반전 신호를 발생하는 수단(423), 제2 기억 수단(422)으로부터 출력된 신호와 제1 기억 수단(421)의 반전 신호를 비교하는 수단(424)으로 구성하는 예를 나타내고 있다.
도 4에서는 제1 기억 수단(421) 및 제2 기억 수단(422)으로서 래치 회로를 사용하고, 제1 기억 수단(421)의 반전 신호를 생성하는 수단(423)으로서 NOT 회로 를 사용하고, 제2 기억 수단(422)으로부터 출력된 신호와 제1 기억 수단(421)의 반전 신호를 비교하는 수단(424)으로서 AND 회로를 사용하는 예를 나타내고 있다.
기준 클록 발생 회로(122)는 수신 회로(120)에서 기준이 되는 클록 신호를 발생하는 회로이다. 또한, 기준 클록 카운터 회로(123)는 기준 클록 발생 회로(122)로부터 발생한 클록 신호의 파수를 카운트하는 수단을 가지고 있다. 또한, 기준 클록 카운터 회로(123)는 엣지 검출 회로(121)로부터 출력된 신호(103)에 의해, 기준 클록 발생 회로(122)로부터 출력된 클록 신호(104)의 파수를 카운트하여 얻어진 카운터값을 리셋하는 수단을 가지고 있다. 또한, 분주 회로(124)는 기준 클록 카운터 회로(123)로부터 발생한 신호(105)에 기초하여 분주하는 회로이다. 수신 회로 동작용 기준 클록 발생 회로(125)는 분주 회로에서 분주된 신호(106)를 수신 회로(120)의 동작용 기준 클록 신호로서 출력하는 회로이다.
수신 회로용 클록 생성 회로 내에 기준 클록 발생 회로를 마련함으로써, 수신 회로 동작용 클록 신호로서 독립하여 기준 클록을 사용할 수 있다. 따라서, 이 기준 클록에 의해 수신 회로 전체를 동작시킬 수 있기 때문에 수신 회로 설계 단계에서의 지연 시간의 계산이 용이하고, 회로 설계를 용이하게 행할 수 있다.
또한, 도 1에서는, 기준 클록 발생 회로(111)와 데이터 신호 발생 회로(112)를 가지는 송신 회로(110)를 나타내고 있다. 송신 회로(110)는 본 발명의 클록 생성 회로의 일례로서 도 1에 나타낸 수신 회로(120)에 입력하는 신호(102)를 발생하는 회로로서 기능한다. 기준 클록 발생 회로(111)는 송신 회로(110)에서 클록 신호를 생성하는 회로이고, 데이터 신호 발생 회로(112)는 수신 회로(120)에 입력하 는 신호(102)를 생성하는 회로이다. 즉, 수신 회로(120)와 송신 회로(110)는 각각 클록 신호를 발생하는 회로(여기서는, 수신 회로(120)의 기준 클록 발생 회로(122)와, 송신 회로(110)의 기준 클록 발생 회로(111))를 내장하고 있다. 따라서, 통상, 수신 회로(120)와 송신 회로(110)는 다른 클록 신호를 생성하고 있고, 동기 동작하고 있지 않다.
또한, 송신 회로(110)의 기준 클록 발생 회로(111)로부터 출력되는 신호(101)는 데이터 신호 발생 회로(112)를 동작시키는 클록 신호이고, 데이터 신호 발생 회로(112)로부터 출력된 신호(102)가 수신 회로(120)의 회로에 입력되고 있다. 또한, 송신 회로(110)로부터 수신 회로(120)에의 신호(102)의 송신은 무선 통신을 사용하여도 좋고, 유선 통신을 사용하여도 좋다. 송신 회로(110)로부터 수신 회로(120)에의 신호(102)의 송신을 무선 통신으로 행함으로써, 배선에 의한 접속을 생략할 수 있다.
또한, 본 발명에서, 엣지(edge)란, 신호의 상승 또는 하강의 타이밍을 말한다. 또한, 본 명세서에서는, 신호가 저전위로부터 고전위로 변화하는 것을 상승이라고 부르고, 신호가 고전위로부터 저전위로 변화하는 것을 하강이라고 한다. 즉, 신호의 엣지들 사이는 신호의 하강으로부터 다음 하강까지, 또는 신호의 상승으로부터 다음 상승까지를 말한다.
수신 회로(120)에서, 엣지 검출 회로(121)로부터 출력된 신호(103)는 기준 클록 카운터 회로(123)에 입력된다. 또한, 수신 회로(120)의 기준 클록 발생 회로(122)로부터 출력된 신호(107)는 엣지 검출 회로(121)를 동작시키는 클록 신호로 서 엣지 검출 회로(121)에 입력된다.
또한, 수신 회로(120)에서 분주 회로(124)를 사용하고 있지만, 기준 클록 카운터 회로(123)의 주파수가 수신 회로(120)의 수신 회로 동작용 기준 클록 발생 회로(125)의 주파수를 만족한 경우에는, 분주 회로에서 기준 클록 발생 회로로부터의 기준 클록 신호를 분주하지 않고, 출력하는 일도 있다.
다음에, 본 실시형태에서 나타내는 클록 생성 회로에 있어서의 회로의 동작의 일례를 도 2의 플로 차트를 사용하여 설명한다. 도 2의 플로 차트는 송신 회로(110)로부터 수신 회로(120)에 입력되는 데이터 신호의 하강 엣지들 사이에 N개(N은 자연수)의 클록 신호를 발생시키고, 데이터 신호의 하강 엣지들 사이에서의 이 N개의 클록 신호를 수신 회로 동작용 기준 클록 신호로서 사용하는 경우에 대하여 설명한다.
먼저, 수신 회로(120)의 기준 클록 발생 회로(122)에서 기준 클록 신호를 발생시킨다(스텝 201). 여기서는, 기준 클록 발생 회로(122)로서 링 오실레이터를 사용하여 기준 클록 신호를 발생시키고, 기준 클록 카운터 회로(123)에 의해 기준 클록 신호의 파수를 카운트한다(스텝 202). 또한, 기준 클록 발생 회로(122)로서 링 오실레이터 외에, 수정 발진기나 외부로부터의 입력 신호의 수단을 사용하여도 좋다. 특히 링 오실레이터를 사용함으로써, 박막트랜지스터로 기준 클록 발생 회로(122)를 형성할 수 있기 때문에, 기준 클록 발생 회로(122)의 소형화를 행할 수 있다.
다음에, 기준 클록 발생 회로(122)로부터 출력된 기준 클록 신호의 파수를 기준 클록 카운터 회로(123)에 의해 카운트한 카운터값이 어떤 값(N값)과 같게 되었는지를 판정하고(스텝 203), 어떤 값(N값)과 같게 된 경우(YES)에는, 엣지 검출 회로(121)에 의해 송신 회로로부터 수신 회로에 입력된 데이터 신호의 하강 엣지가 검출되었는지를 판정한다(스텝 204). 한편, 어떤 값(N값)과 같게 되지 않은 경우(NO)에는, 기준 클록 카운터 회로의 카운터값의 카운트업을 행한다(스텝 208). 그리고, 엣지 검출 회로(121)에서, 송신 회로(110)로부터 수신 회로(120)에 입력된 데이터 신호의 하강 엣지가 검출된 경우(YES)에는, 기준 클록 카운터 회로(123)에서, 기준 클록 카운터 회로의 카운터값의 리셋을 행한다(스텝 205). 또한, 송신 회로(110)로부터 수신 회로(120)에 입력된 데이터 신호의 하강 엣지가 검출되지 않은 경우(NO)에는, 기준 클록 카운터 회로(123)에서, 기준 클록 발생용 카운터값의 보유가 행해진다(스텝 209).
다음에, 분주 회로(124)에 의해 수신 회로용 기준 클록 신호의 분주를 행하고, 기준 클록 카운터 회로의 카운터값에 따라 소망한 주기의 클록 신호를 발생시킨다(스텝 206).
다음에, 수신 회로 동작용 기준 클록 발생 회로는 분주 회로에서 분주한 기준 클록 신호를 기초로 수신 회로 동작용 기준 클록을 발생시킨다(스텝 207).
다음에, 상술한 클록 생성 회로의 타이밍 차트에 대하여 도 3을 참조하여 설명한다.
도 3에 나타내는 타이밍 차트는, 송신 회로(110)로부터 수신 회로(120)에 입력되는 데이터 신호(301), 송신 회로로부터 수신 회로에 입력되는 데이터 신호의 엣지를 검출하고, 수신 회로의 기준 클록 카운터 회로의 카운터값을 리셋하는 리셋 신호(302), 수신 회로 기준 클록 신호(303), 수신 회로 기준 클록을 카운트하는 카운터값(304), 수신 회로 동작용 기준 클록 신호(305)의 동작을 나타내고 있다.
또한, 도 3에서, 수신 회로 동작용 기준 클록 신호(305)에서의 통상의 1 파장분의 기간을 기간(306), 수신 회로 동작용 기준 클록 신호(305)의 통상의 1 파장분의 기간보다 긴 기간을 기간(307)으로서 나타내고 있다.
본 실시형태에서 설명하는 수신 회로(120)의 클록 생성 회로에서는, 송신 회로(110)로부터 수신 회로(120)에 입력되는 데이터 신호(301)의 하강 엣지를 엣지 검출 회로에 의해 검출하고, 수신 회로의 기준 클록의 파수를 카운트하는 기준 클록 카운터 회로를 리셋하는 리셋 신호(302)를 발생시킨다. 이 기준 클록 카운터 리셋 신호에 의해, 기준 클록 카운터 회로의 카운터값을 리셋한다.
예를 들어, 도 3에서, 기준 클록 회로에서의 카운터의 값이 "11"과 같지 않을 때는, 기준 클록 카운터 회로에서의 카운터값을 카운트업시키고, 기준 클록 카운터 회로에서의 카운터값이 "11"과 같을 때는, 기준 클록 카운터 회로에서의 카운터값을 보유한다.
또한, 도 3에서, 수신 회로 동작용 기준 클록 신호(305)는, 기준 클록 카운터 회로의 카운터값을 기초로 분주된 수신 회로를 동작시키기 위한 기준 클록 신호이다. 수신 회로 동작용 기준 클록 신호(305)는, 기준 클록 카운터 회로에서의 카운터값이 홀수에서 짝수로 전환할 때 클록이 반전하는 경우에, 수신 회로 기준 클록 신호의 4 분주를 행하고 있다.
또한, 도 3의 타이밍 차트에서는, 기준 클록 카운터 회로에서의 카운터값이 홀수에서 짝수로 전환할 때 신호를 반전시키고, 수신 회로 동작용 기준 클록 신호를 생성하는 경우이지만, 기준 클록 카운터 회로에서의 카운터값이 짝수에서 홀수로 전환할 때 신호를 반전시켜 수신 회로 동작용 기준 클록 신호를 생성하는 경우이어도 좋고, 어떤 자연수(N)일 때 신호를 반전시켜, 수신 회로 동작용 클록 신호를 생성하여도 좋다.
이와 같이, 본 발명에서는, 엣지 검출 회로를 마련함으로써, 송신 회로(110)와 수신 회로(120) 각각에 마련된 기준 클록 발생 회로에 의해, 각각 다른 클록 신호를 사용한 경우에도, 수신 회로(120)용의 기준 클록 신호에 의해 수신 회로 전체를 정상으로 동작시킬 수 있기 때문에 안정한 통신을 제공할 수 있다. 즉, 본 발명에 의해, 송신 회로와 수신 회로 사이에서 다른 클록을 사용하여, 송신 회로와 수신 회로 사이에서 신호를 주고 받을 때, 수신 회로에 입력되는 데이터를 출력한 송신 회로와, 데이터를 받는 수신 회로의 클록이 다르더라도, 클록의 듀티비가 크게 변화하는 일 없이, 신호의 셋업 시간 및 홀드 시간에 여유를 가지게 한 회로 설계를 행할 수 있다.
또한, 본 실시형태는 본 명세서의 다른 실시형태의 기술적 요소와 조합하여 행할 수 있다.
[실시형태 2]
본 실시형태에서는 상기 실시형태에서 나타낸 클록 생성 회로를 가지고, 또한, 무선으로 정보의 송수신이 가능한 반도체장치에 관하여 도면을 참조하여 설명 한다.
근년, 초소형 IC 칩과 무선 통신용 안테나를 조합시킨 RFID 태그 등의 반도체장치가 각광을 받고 있다. RFID 태그는 무선 통신 장치(리더/라이터라고도 한다)를 사용한 통신 신호(동작 자계(磁界))의 주고 받음에 의해, 데이터를 기입하거나 데이터를 판독할 수 있다.
RFID 태그 등의 무선으로 정보의 송수신이 가능한 반도체장치의 응용 분야로서, 예를 들어, 유통업계에서의 상품 관리를 들 수 있다. 현재는, 바코드 등을 이용한 상품 관리가 주류이지만, 바코드는 광학적으로 읽어내기 때문에, 차폐물이 있으면 데이터를 읽어낼 수 없다. 한편, RFID 태그에서는 무선으로 데이터를 읽어내기 때문에, 차폐물이 있어도 읽어낼 수 있다. 따라서, 상품 관리의 효율화, 저비용화 등이 실현 가능하다. 그 외, 승차권, 항공 여객권, 요금의 자동정산 등, 광범위한 응용이 실현 가능하다.
RFID 태그의 응용 분야가 넓어지고 있는 가운데, 보다 고기능의 RFID 태그에 대한 요구도 높아지고 있다. 예를 들어, 송수신 데이터를 암호화함으로써, 제3자에의 데이터 누설의 방지가 실현된다. 이것에는 복호화/암호화의 처리를 하드웨어적으로 처리하는 방식, 소프트웨어적으로 처리하는 방식, 하드웨어 및 소프트웨어를 병용하는 방식을 생각할 수 있다. 하드웨어적으로 처리하는 방식에서는, 복호화/암호화를 행하는 전용 회로로 연산 회로를 구성한다. 소프트웨어적으로 처리하는 방식에서는, CPU(Central Processing Unit : 중앙 처리장치)와 대규모 메모리로 연산 회로를 구성하고, 복호화/암호화 프로그램을 CPU로 실행한다. 하드웨어 및 소프트웨어를 병용하는 방식에서는, 전용 회로와, CPU와, 메모리로 연산 회로를 구성하고, 전용 회로로 복호화/암호화의 연산 처리의 일부분을 행하고, 나머지의 연산 처리의 프로그램을 CPU로 실행한다.
본 실시형태에서는, 본 발명의 반도체장치의 일례로서, CPU, 메모리를 구비하는 RFID 태그에 대하여 도 7 및 도 8을 사용하여 설명한다. 도 7은 RFID 태그의 블록도이고, 도 8은 RFID 태그의 레이아웃도이다.
먼저, 도 7을 사용하여 본 실시형태에서 나타내는 반도체장치의 블록 구성을 설명한다. 도 7에서, RFID 태그 등의 반도체장치(이하 "RFID 태그(1001)"라고 기재한다)는 안테나(1009), RF 회로(1008), 클록 생성부(1002), 컨트롤러(1010), CPU(1014), ROM(1015), 및 RAM(1016)을 가지고 있다. RF 회로(1008)는 전원 회로(1003), 복조 회로(1006), 및 변조 회로(1007)로 구성된다. 클록 생성부(1002)는 클록 생성 회로(1004)와 레귤레이터(1005)로 구성되어 있다. 컨트롤러(1010)는 CPU 인터페이스(1011), RF 인터페이스(1013), 및 메모리 컨트롤러(1012)로 구성되어 있다. 또한, 도 7에서는, 설명의 간단화를 위해 생략하였지만, RFID 태그(1001)에는 통신 신호로서, 수신 신호와 송신 신호가 리더/라이터 사이에서 동시에 송수신되고 있다. 수신 신호는 안테나(1009)에 의해 수신된 후, 복조 회로(1006)에 의해 복조된다. 또한, 송신 신호는 변조 회로(1007)에 의해 변조된 후, 안테나(1009)로부터 송신된다. 또한, 클록 생성 회로(1004)는 상기 실시형태에서 나타낸 구성으로 형성될 수 있다.
도 7에서, 통신 신호에 의해 형성되는 자계(磁界) 중에 RFID 태그(1001)를 두면, 안테나(1009)에 의해 유도 기전력이 생긴다. 이 유도 기전력은 RF 회로(1008) 중의 전원 회로(1003)를 통하여 레귤레이터(1005) 및 RF 인터페이스(1013)에 입력된다. 레귤레이터(1005)에 입력된 전압은 안정화되고, 클록 생성 회로(1004)에 입력됨으로써, 클록 생성 회로는 안정된 클록 신호를 출력한다. 클록 신호는 컨트롤러에 입력된다. 또한, 도 7에서, 클록 생성 회로(1004)와 함께 레귤레이터(1005)를 나란히 마련하는 구성으로 하는 것이 바람직하다. 특히, 본 발명에서는, 링 오실레이터 등을 사용한 기준 클록 발생 회로로부터 안정된 클록을 생성할 필요가 있기 때문에, 레귤레이터(1005)와 클록 생성 회로(1004)를 병설하여 마련함으로써 보다 안정된 클록 신호를 생성할 수 있다.
복조 회로(1006)는 ASK 방식의 수신 신호의 진폭의 변동을 "0"/"1"의 수신 데이터로서 검출한다. 복조 회로(1006)는, 예를 들어, 로 패스 필터(low pass filter)로 한다. 또한, 변조 회로(1007)는 송신 데이터를 ASK 방식의 송신 신호의 진폭을 변동시켜 송신한다. 예를 들어, 송신 데이터가 "0"인 경우, 공진 회로의 공진점을 변화시켜, 통신 신호의 진폭을 변화시킨다.
본 실시형태의 RFID 태그의 동작을 설명한다. 먼저, 리더/라이터로부터 송신된 수신 신호에 의해, RFID 태그(1001)가 수신 신호를 수신한다. 수신 신호는 복조 회로(1006)로 복조된 후, 컨트롤러(1010)의 RF 인터페이스(1013)에 입력된다. RF 인터페이스(1013)에 입력된 수신 신호는 CPU 인터페이스(1011)를 통하여 CPU(1014)로 연산 처리된다. 또한, RF 인터페이스(1013)에 입력된 수신 신호에 의해, 메모리 컨트롤러(1012)를 통하여 ROM(1015) 및 RAM(1016)에 대한 액세스를 행 한다.
그리고, CPU(1014)에 의한 연산 처리, ROM(1015) 및 RAM(1016)에서의 데이터의 입출력 후에 송신 데이터를 생성하고, 변조 회로(1007)로 변조하여, 안테나(1009)로부터 송신 신호를 리더/라이터에 송신한다.
또한, 본 실시형태에서는, CPU와 대규모 메모리로 연산 회로를 구성하고, 프로그램을 CPU로 실행하는 방식에 대하여 설명하였지만, 목적에 따라 최적의 연산 방식을 선택하고, 이 방식에 기초하여 구성하는 것도 가능하다. 예를 들어, 연산 방식으로서, 그 밖에도, 연산을 하드웨어적으로 처리하는 방식과, 하드웨어 및 소프트웨어를 병용하는 방식을 생각할 수 있다. 하드웨어적으로 처리하는 방식에서는 전용 회로로 연산 회로를 구성하면 좋다. 하드웨어 및 소프트웨어를 병용하는 방식에서는, 전용 회로와, CPU와, 메모리로 연산 회로를 구성하고, 전용 회로로 연산 처리의 일부분을 행하고, 나머지 연산 처리의 프로그램을 CPU로 실행하면 좋다.
다음에, 도 8을 사용하여, RFID 태그(1001)의 레이아웃 구성에 대하여 설명한다. 또한, 도 8에서, 도 7에 상당하는 부분에는 동일한 번호를 붙이고, 설명을 생략한다.
도 8에서, RF 회로(1008)는 안테나(도시하지 않음)를 부착하는 전극 패드가 있다. 또한, 안테나를 부착할 때에는, 전극 패드에 과도한 압력이 인가될 가능성이 있다. 따라서, 전극 패드 아래에는, 트랜지스터 등 회로를 구성하는 부품을 배치하지 않는 것이 바람직하다. 또한, 안테나의 종류로서는 특별히 한정되지 않고, 예를 들어, V자 다이폴 안테나를 외부 부착으로 형성하면 좋다.
또한, 본 실시형태는 본 명세서의 다른 실시형태의 기술적 요소와 조합하여 행할 수 있다. 즉, 본 실시형태에서 설명한 클록 생성 회로로부터 클록 신호를 안정적으로 출력할 수 있다는 이점에 추가하여, 송신 회로와 수신 회로 사이에서 다른 클록을 사용하여, 송신 회로와 수신 회로 사이에서 신호를 주고 받을 때, 수신 회로에 입력되는 데이터를 출력한 송신 회로와, 데이터를 받는 수신 회로의 클록이 다르더라도, 클록의 듀티비가 크게 변화하는 일 없이, 신호의 셋업 시간 및 홀드 시간에 여유를 가지게 한 회로 설계를 행할 수 있다.
[실시형태 3]
본 실시형태에서는, 상기 실시형태에서 나타낸 RFID 태그 등의 반도체장치를 구성하는 소자의 제조방법을 설명한다. 본 발명에 관한 반도체장치를 구성하는 각 회로의 소자로서 박막트랜지스터를 사용하여 제조할 수 있다. 본 실시형태에서는, 반도체장치를 구성하는 회로를 박막트랜지스터로 형성하고, 박막트랜지스터의 제조에 사용한 기판으로부터 가요성(flexible) 기판으로 회로를 옮겨, 유연한 반도체장치를 제조하는 방법을 나타낸다.
본 실시형태에서는, 반도체장치를 구성하는 회로로서 인버터 등을 구성하는 p채널형 TFT("Pch-TFT"라고도 표기한다) 및 n채널형 TFT("Nch-TFT"라고도 표기한다), 및 안테나를 대표적으로 나타낸다. 이하, 도 9∼도 11에 도시하는 단면도를 사용하여, 반도체장치의 제조방법을 설명한다.
먼저, 기판(1301)의 일 표면에 절연막(1302)을 사이에 두고 박리층(1303)을 형성하고, 이어서, 하지막으로서 기능하는 절연막(1304)과 반도체막(비정질 반도체 막(1305))을 적층하여 형성한다(도 9(A) 참조). 또한, 절연막(1302), 박리층(1303), 절연막(1304) 및 비정질 반도체막(1305)은 연속하여 형성할 수 있다.
기판(1301)은 유리 기판, 석영 기판, 금속 기판(예를 들어, 스테인리스 기판 등), 세라믹 기판, Si 기판 등의 반도체 기판 등으로부터 선택되는 것이다. 그 밖에도, 플라스틱 기판으로서, 폴리에틸렌 테레프탈레이트(PET), 폴리에틸렌 나프탈레이트(PET), 폴리에테르 술폰(PES), 아크릴 등의 기판을 선택할 수도 있다. 또한, 본 공정에서는, 박리층(1303)은 절연막(1302)을 사이에 두고 기판(1301)의 전면에 형성하고 있지만, 필요에 따라서, 기판(1301)의 전면에 박리층을 형성한 후에, 포토리소그래피법에 의해 선택적으로 형성하여도 좋다.
절연막(1302)과 절연막(1304)은 CVD법이나 스퍼터링법 등을 사용하여, 산화규소, 질화규소, 산화질화규소(SiOxNy)(x＞y＞0), 질화산화규소(SiNxOy)(x＞y＞0) 등의 절연 재료를 사용하여 형성한다. 예를 들어, 절연막(1302, 1304)을 2층 구조로 하는 경우, 첫번째 층의 절연막으로서 질화산화규소막을 형성하고, 두번째 층의 절연막으로서 산화질화규소막을 형성하면 좋다. 또한, 첫번째 층의 절연막으로서 질화규소막을 형성하고, 두번째 층의 절연막으로서 산화규소막을 형성하여도 좋다. 절연막(1302)은 기판(1301)으로부터 박리층(1303) 또는 그 위에 형성되는 소자에 불순물 원소가 혼입하는 것을 막는 블로킹층으로서 기능하고, 절연막(1304)은 기판(1301) 및 박리층(1303)으로부터 그 위에 형성되는 소자에 불순물 원소가 혼입하는 것을 막는 블로킹층으로서 기능한다. 이와 같이, 블로킹층으로서 기능하는 절 연막(1302, 1304)을 형성함으로써, 기판(1301)으로부터 Na 등의 알칼리 금속이나 알칼리토류 금속이나, 박리층(1303)에 포함되는 불순물 원소가 이 위에 형성하는 소자에 악영향을 주는 것을 막을 수 있다. 또한, 기판(1301)으로서 석영을 사용하는 경우에는 절연막(1302, 1304)을 생략하여도 좋다.
박리층(1303)은 금속막이나 금속막과 금속 산화막의 적층 구조 등을 사용할 수 있다. 금속막으로서는, 텅스텐(W), 몰리브덴(Mo), 티탄(Ti), 탄탈(Ta), 니오브(Nb), 니켈(Ni), 코발트(Co), 지르코늄(Zr), 아연(Zn), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir)으로부터 선택된 원소 또는 이들 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 이루어지는 막을 단층 또는 적층하여 형성한다. 또한, 금속막이나 금속 산화막은 스퍼터링법이나 플라즈마 CVD법 등의 각종 CVD법 등에 의해 이들 재료를 사용하여 형성할 수 있다. 금속막과 금속 산화막의 적층 구조로서는, 상술한 금속막을 형성한 후에, 산소 분위기 하 또는 N2O 분위기 하에서의 플라즈마 처리, 산소 분위기 하 또는 N2O 분위기 하에서의 가열 처리를 행함으로써, 금속막 표면에 이 금속막의 산화물 또는 산화질화물을 형성할 수 있다. 예를 들어, 금속막으로서, 스퍼터링법이나 CVD법 등에 의해 텅스텐막을 형성한 경우, 텅스텐막에 플라즈마 처리를 행함으로써, 텅스텐막 표면에 텅스텐 산화물로 이루어지는 금속 산화막을 형성할 수 있다. 또한, 이 경우, 텅스텐의 산화물은 WOx로 나타내어지고, X는 2∼3이고, X가 2인 경우(WO2), X가 2.5인 경우(W2O5), X가 2.75인 경우(W4O11), X가 3인 경우(WO3) 등이 있다. 텅스텐의 산화물을 형성함에 있어서, 상기에 든 X의 값에 특별히 제약은 없고, 에칭 레이트 등을 기초로, 어느 산화물을 형성할지를 결정하면 좋다. 그 밖에도, 예를 들어, 금속막(예를 들어, 텅스텐)을 형성한 후에, 이 금속막 위에 스퍼터링법으로 산화규소(SiO2) 등의 절연막을 형성함과 동시에, 금속막 위에 금속 산화물(예를 들어, 텅스텐 위에 텅스텐 산화물)을 형성하여도 좋다. 또한, 금속 산화막 외에도, 금속 질화물이나 금속 산화질화물을 사용하여도 좋다. 이 경우, 금속막에 질소 분위기 하 또는 질소와 산소 분위기 하에서 플라즈마 처리나 가열 처리를 행하면 좋다.
비정질 반도체막(1305)은 스퍼터링법, LPCVD법, 플라즈마 CVD법 등에 의해 25∼200 nm(바람직하게는 30∼150 nm)의 두께로 형성한다.
다음에, 비정질 반도체막(1305)에 레이저광을 조사하여 결정화를 행한다. 또한, 레이저광 조사와, RTA 또는 퍼니스 어닐로를 사용하는 열결정화법, 결정화를 조장하는 금속 원소를 사용하는 열결정화법을 조합한 방법 등에 의해 비정질 반도체막(1305)의 결정화를 행하여도 좋다. 그 후, 얻어진 결정질 반도체막을 소망의 형상으로 에칭하여, 결정질 반도체막(1305a∼1305f)을 형성하고, 이 반도체막(1305a∼1305f)을 덮도록 게이트 절연막(1306)을 형성한다(도 9(B) 참조).
게이트 절연막(1306)은 CVD법이나 스퍼터링법 등을 사용하여, 산화규소, 질화규소, 산화질화규소(SiOxNy)(x＞y＞0), 질화산화규소(SiNxOy)(x＞y＞0) 등의 절연 재료를 사용하여 형성한다. 예를 들어, 게이트 절연막(1306)을 2층 구조로 하는 경우, 첫번째 층의 절연막으로서 산화질화규소막을 형성하고, 두번째 층의 절연막 으로서 질화산화규소막을 형성하면 좋다. 또는, 첫번째 층의 절연막으로서 산화규소막을 형성하고, 두번째 층의 절연막으로서 질화규소막을 형성하여도 좋다.
결정질 반도체막(1305a∼1305f)의 제작공정의 일례를 이하에 간단히 설명하면, 먼저, 플라즈마 CVD법을 사용하여, 막 두께 50∼60 nm의 비정질 반도체막을 형성한다. 다음에, 결정화를 조장하는 금속 원소인 니켈을 함유하는 용액을 비정질 반도체막 위에 보유시킨 후, 비정질 반도체막에 탈수소화 처리(500℃, 1시간)와, 열결정화 처리(550℃, 4시간)를 행하여 결정질 반도체막을 형성한다. 그 후, 레이저광을 조사하고, 포토리소그래피법을 사용함으로써 결정질 반도체막(1305a∼1305f)을 형성한다. 또한, 결정화를 조장하는 금속 원소를 사용하는 열결정화를 행하지 않고, 레이저광 조사만으로 비정질 반도체막의 결정화를 행하여도 좋다.
결정화에 사용하는 레이저 발진기로서는, 연속 발진형 레이저 빔(CW 레이저 빔)이나 펄스 발진형 레이저 빔(펄스 레이저 빔)을 사용할 수 있다. 여기서 사용할 수 있는 레이저 빔은 Ar 레이저, Kr 레이저, 엑시머 레이저 등의 기체 레이저, 단결정의 YAG, YVO4, 고토감람석(forsterite)(Mg2SiO4), YAlO3, GdVO4, 또는 다결정(세라믹)의 YAG, Y2O3, YVO4, YAlO3, GdVO4에, 도펀트로서 Nd, Yb, Cr, Ti, Ho, Er, Tm, Ta 중 1종 또는 복수 종이 첨가되어 있는 것을 매질로 하는 레이저, 유리 레이저, 루비 레이저, 알렉산드라이트 레이저, Ti:사파이어 레이저, 구리 증기 레이저 또는 금 증기 레이저 중 1종 또는 복수 종으로부터 발진되는 것을 사용할 수 있다. 이와 같은 레이저 빔의 기본파 및 이들 기본파의 제2 고조파 내지 제4 고조파의 레이저 빔을 조사함으로써, 대립경의 결정을 얻을 수 있다. 예를 들어, Nd:YVO4 레이저(기본파 1064 nm)의 제2 고조파(532 nm)나 제3 고조파(355 nm)를 사용할 수 있다. 이때, 레이저의 파워 밀도는 0.01∼100 MW/cm2 정도(바람직하게는 0.1∼10 MW/cm2)가 필요하다. 그리고, 주사 속도를 10∼2000 cm/sec 정도로 하여 조사한다. 또한, 단결정의 YAG, YVO4, 고토감람석(Mg2SiO4), YAlO3, GdVO4, 또는 다결정(세라믹)의 YAG, Y2O3, YVO4, YAlO3, GdVO4에, 도펀트로서 Nd, Yb, Cr, Ti, Ho, Er, Tm, Ta 중 1종 또는 복수 종이 첨가되어 있는 것을 매질로 하는 레이저, Ar 이온 레이저, 또는 Ti:사파이어 레이저는 연속 발진시키는 것이 가능하고, Q 스위치 동작이나 모드 동기 등을 행함으로써 10 MHz 이상의 발진 주파수로 펄스 발진시키는 것도 가능하다. 10 MHz 이상의 발진 주파수로 레이저 빔을 발진시키면, 반도체막이 레이저에 의해 용융하고 나서 고화할 때까지의 사이에, 다음의 펄스가 반도체막에 조사된다. 따라서, 발진 주파수가 낮은 펄스 레이저를 사용하는 경우와 달리, 반도체막 중에서 고액 계면을 연속적으로 이동시킬 수 있기 때문에, 주사 방향을 향하여 연속적으로 성장한 결정립을 얻을 수 있다.
또한, 게이트 절연막(1306)은, 반도체막(1305a∼1305f)에 대하여 상기한 고밀도 플라즈마 처리를 행하여 표면을 산화 또는 질화함으로써 형성하여도 좋다. 예를 들어, He, Ar, Kr, Xe 등의 희가스와, 산소, 산화질소(NO2), 암모니아, 질소, 수소 등의 혼합 가스를 도입한 플라즈마 처리로 형성한다. 이 경우의 플라즈마의 여기는, 마이크로파의 도입에 의해 행하면, 낮은 전자 온도로 고밀도의 플라즈마를 생성할 수 있다. 이 고밀도 플라즈마로 생성된 산소 라디칼(OH 라디칼을 포함하는 경우도 있다)이나 질소 라디칼(NH 라디칼을 포함하는 경우도 있다)에 의해 반도체막의 표면을 산화 또는 질화할 수 있다.
이와 같은 고밀도 플라즈마를 사용한 처리에 의해, 1∼20 nm, 대표적으로는 5∼10 nm의 절연막이 반도체막에 형성된다. 이 경우의 반응은 고상 반응이기 때문에, 이 절연막과 반도체막과의 계면 준위 밀도는 극히 낮게 할 수 있다. 이와 같은 고밀도 플라즈마 처리는 반도체막(결정성 규소 또는 다결정 규소)을 직접 산화(또는 질화)하기 때문에, 형성되는 절연막의 두께는, 이상적으로는, 편차를 극히 작게 할 수 있다. 더하여, 결정성 규소의 결정립계에서도 산화가 강하게 되는 일이 없기 때문에, 매우 바람직한 상태가 된다. 즉, 여기서 나타내는 고밀도 플라즈마 처리로 반도체막의 표면을 고상 산화함으로써, 결정립계에서 이상(異常)으로 산화반응을 시키는 일 없이, 균일성이 좋고, 계면준위 밀도가 낮은 절연막을 형성할 수 있다.
게이트 절연막은 고밀도 플라즈마 처리에 의해 형성되는 절연막만을 사용하여도 좋고, 그것에 플라즈마나 열반응을 이용한 CVD법으로 산화규소, 산질화규소, 질화규소 등의 절연막을 퇴적하여 적층시켜도 좋다. 어쨌든, 고밀도 플라즈마로 형성한 절연막을 게이트 절연막의 일부 또는 전부에 포함하여 형성되는 트랜지스터는 특성 편차를 작게 할 수 있다.
또한, 반도체막에 대하여 연속 발진 레이저 또는 10 MHz 이상의 주파수로 발 진하는 레이저 빔을 조사하면서 한 방향으로 주사하여 결정화시켜 얻어진 반도체막(1305a∼1305f)은 그 빔의 주사 방향으로 결정이 성장하는 특성이 있다. 그 주사 방향을 채널 길이 방향(채널 형성 영역이 형성되었을 때 캐리어가 흐르는 방향)에 맞추어 트랜지스터를 배치하고, 상기 게이트 절연층을 조합시킴으로써, 특성 편차가 작고, 또한, 전계효과 이동도가 높은 박막트랜지스터(TFT)를 얻을 수 있다.
다음에, 게이트 절연막(1306) 위에 제1 도전막과 제2 도전막을 적층하여 형성한다. 여기서는, 제1 도전막은 CVD법이나 스퍼터링법 등에 의해 20∼100 nm의 두께로 형성한다. 제2 도전막은 100∼400 nm의 두께로 형성한다. 제1 도전막과 제2 도전막은 탄탈(Ta), 텅스텐(W), 티탄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오브(Nb) 등으로부터 선택된 원소 또는 이들 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 형성한다. 또는, 인 등의 불순물 원소를 도핑한 다결정 규소로 대표되는 반도체 재료에 의해 형성한다. 제1 도전막과 제2 도전막의 조합의 예를 들면, 질화탄탈막과 텅스텐막, 질화텅스텐막과 텅스텐막, 질화몰리브덴막과 몰리브덴막 등을 들 수 있다. 텅스텐이나 질화탄탈은 내열성이 높기 때문에, 제1 도전막과 제2 도전막을 형성한 후에, 열 활성화를 목적으로 한 가열 처리를 행할 수 있다. 또한, 2층 구조가 아니라, 3층 구조인 경우에는 몰리브덴막과 알루미늄막과 몰리브덴막의 적층 구조를 채용하면 좋다.
다음에, 포토리소그래피법을 사용하여 레지스트로 된 마스크를 형성하고, 게이트 전극과 게이트선을 형성하기 위한 에칭 처리를 행하여, 반도체막(1305a∼1305f)의 상방에 게이트 전극(1307)을 형성한다. 여기서는, 게이트 전극(1307)으 로서 제1 도전막(1307a)과 제2 도전막(1307b)의 적층 구조로 형성한 예를 나타내고 있다.
다음에, 게이트 전극(1307)을 마스크로 하여 반도체막(1305a∼1305f)에 이온 도핑법 또는 이온 주입법에 의해, n형을 부여하는 불순물 원소를 저농도로 첨가하고, 그 후, 포토리소그래피법에 의해 레지스트로 된 마스크를 선택적으로 형성하여, p형을 부여하는 불순물 원소를 고농도로 첨가한다. n형을 나타내는 불순물 원소로서는, 인(P)이나 비소(As) 등을 사용할 수 있다. p형을 나타내는 불순물 원소로서는, 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등을 사용할 수 있다. 여기서는, n형을 부여하는 불순물 원소로서 인(P)을 사용하고, 1×1015∼1×1019 /cm3의 농도로 함유되도록 반도체막(1305a∼1305f)에 선택적으로 도입하여, n형을 나타내는 불순물 영역(1308)을 형성한다. 또한, p형을 부여하는 불순물 원소로서 붕소(B)를 이용하고, 1×1019∼1×1020 /cm3의 농도로 함유되도록 선택적으로 반도체막(1305c, 1305e)에 도입하여, p형을 나타내는 불순물 영역(1309)을 형성한다(도 9(C) 참조).
이어서, 게이트 절연막(1306)과 게이트 전극(1307)을 덮도록 절연막을 형성한다. 절연막은 플라즈마 CVD법이나 스퍼터링법 등에 의해, 규소, 규소의 산화물 또는 규소의 질화물의 무기 재료를 포함하는 막이나, 유기 수지 등의 유기 재료를 포함하는 막을 단층 또는 적층하여 형성한다. 다음에, 절연막을, 수직 방향을 주체로 한 이방성 에칭에 의해 선택적으로 에칭하여, 게이트 전극(1307)의 측면에 접하는 절연막(1310)(사이드월(sidewall)이라고도 불린다)을 형성한다. 절연 막(1310)은 저농도 불순물 영역(LDD(Lightly Doped drain) 영역)을 형성할 때의 도핑용 마스크로서 사용한다.
이어서, 포토리소그래피법에 의해 형성한 레지스트로 된 마스크와, 게이트 전극(1307) 및 절연막(1310)을 마스크로서 이용하여, 반도체막(1305a, 1305b, 1305d, 1305f)에 n형을 부여하는 불순물 원소를 고농도로 첨가하여, n형을 나타내는 불순물 영역(1311)을 형성한다. 여기서는, n형을 부여하는 불순물 원소로서 인(P)을 사용하고, 1×1019∼1×1020 /cm3의 농도로 함유되도록 반도체막(1305a, 1305b, 1305d, 1305f)에 선택적으로 도입하여, 불순물 영역(1308)보다 고농도의 n형을 나타내는 불순물 영역(1311)을 형성한다.
이상의 공정에 의해, n채널형 박막트랜지스터(1300a, 1300b, 1300d, 1300f)와 p채널형 박막트랜지스터(1300c, 1300e)가 형성된다(도 9(D) 참조).
n채널형 박막트랜지스터(1300a)는, 게이트 전극(1307)과 겹치는 반도체막(1305a)의 영역에 채널 형성 영역이 형성되고, 게이트 전극(1307) 및 절연막(1310)과 겹치지 않는 영역에 소스 영역 또는 드레인 영역을 형성하는 불순물 영역(1311)이 형성되고, 절연막(1310)과 겹치는 영역이고 채널 형성 영역과 불순물 영역(1311) 사이에 저농도 불순물 영역(LDD 영역)이 형성되어 있다. 또한, n채널형 박막트랜지스터(1300b, 1300d, 1300f)도 마찬가지로 채널 형성 영역, 저농도 불순물 영역, 및 불순물 영역(1311)이 형성되어 있다.
p채널형 박막트랜지스터(1300c)는, 게이트 전극(1307)과 겹치는 반도체 막(1305c)의 영역에 채널 형성 영역이 형성되고, 게이트 전극(1307)과 겹치지 않는 영역에 소스 영역 또는 드레인 영역을 형성하는 불순물 영역(1309)이 형성되어 있다. 또한, p채널형 박막트랜지스터(1300e)도 마찬가지로 채널 형성 영역 및 불순물 영역(1309)이 형성되어 있다. 또한, 여기서는, p채널형 박막트랜지스터(1300c, 1300e)에는, LDD 영역을 형성하지 않지만, p채널형 박막트랜지스터에 LDD 영역을 형성하여도 좋고, n채널형 박막트랜지스터에 LDD 영역을 형성하지 않는 구성으로 하여도 좋다.
다음에, 반도체막(1305a∼1305f), 게이트 전극(1307) 등을 덮도록 절연막을 단층 또는 적층하여 형성하고, 이 절연막 위에 박막트랜지스터(1300a∼1300f)의 소스 영역 또는 드레인 영역을 형성하는 불순물 영역(1309, 1311)과 전기적으로 접속하는 도전막(1313)을 형성한다(도 10(A) 참조). 절연막은 CVD법, 스퍼터링법, SOG법, 액적 토출법, 스크린 인쇄법 등에 의해, 규소의 산화물이나 규소의 질화물 등의 무기 재료, 폴리이미드, 폴리아미드, 벤조시클로부텐, 아크릴, 에폭시 등의 유기 재료나 실록산 재료 등에 의해, 단층 또는 적층으로 형성한다. 여기서는, 이 절연막을 2층으로 형성하고, 첫번째 층의 절연막(1312a)으로서 질화산화규소막으로 형성하고, 두번째 층의 절연막(1312b)으로서 산화질화규소막으로 형성한다. 또한, 도전막(1313)은 박막트랜지스터(1300a∼1300f)의 소스 전극 또는 드레인 전극을 형성할 수 있다.
또한, 절연막(1312a, 1312b)을 형성하기 전, 또는 절연막(1312a, 1312b) 중 하나 또는 복수의 박막을 형성한 후에, 반도체막의 결정성의 회복이나 반도체막에 첨가된 불순물 원소의 활성화, 반도체막의 수소화를 목적으로 한 가열 처리를 행하면 좋다. 가열 처리에는, 열 어닐, 레이저 어닐법 또는 RTA법 등을 적용하면 좋다.
도전막(1313)은 CVD법이나 스퍼터링법 등에 의해, 알루미늄(Al), 텅스텐(W), 티탄(Ti), 탄탈(Ta), 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 구리(Cu), 금(Au), 은(Ag), 망간(Mn), 네오디뮴(Nd), 탄소(C), 규소(Si)로부터 선택된 원소 또는 이들 원소를 주성분으로 하는 합금 재료 또는 화합물 재료에 의해 단층 또는 적층으로 형성한다. 알루미늄을 주성분으로 하는 합금 재료는, 예를 들어, 알루미늄을 주성분으로 하고 니켈을 함유하는 재료, 또는, 알루미늄을 주성분으로 하고, 니켈과, 탄소와 규소의 한쪽 또는 양쪽을 함유하는 합금 재료에 상당한다. 도전막(1313)은, 예를 들어, 배리어막과 알루미늄-규소(Al-Si)막과 배리어막의 적층 구조, 배리어막과 알루미늄-규소(Al-Si)막과 질화티탄(TiN)막과 배리어막의 적층 구조를 채용하면 좋다. 또한, 배리어막이란, 티탄, 티탄의 질화물, 몰리브덴, 또는 몰리브덴의 질화물로 이루어지는 박막에 상당한다. 알루미늄이나 알루미늄-규소는 저항값이 낮고, 저렴하기 때문에, 도전막(1313)을 형성하는 재료로서 최적이다. 또한, 상층과 하층의 배리어층을 형성하면, 알루미늄이나 알루미늄-규소의 힐록의 발생을 방지할 수 있다. 또한, 환원성이 높은 원소인 티탄으로 이루어지는 배리어막을 형성하면, 결정질 반도체막 위에 얇은 자연 산화막이 생성되어 있었다고 하여도, 이 자연 산화막을 환원하여, 결정질 반도체막과 양호한 콘택트를 취할 수 있다.
다음에, 도전막(1313)을 덮도록 절연막(1314)을 형성하고, 이 절연막(1314) 위에, 박막트랜지스터(1300a, 1300f)의 소스 전극 또는 드레인 전극을 형성하는 도전막(1313)과 각각 전기적으로 접속하는 도전막(1315a, 1315b)을 형성한다. 또한, 박막트랜지스터(1300b)의 소스 전극 또는 드레인 전극을 형성하는 도전막(1313)과 각각 전기적으로 접속하는 도전막(1316)을 형성한다. 또한, 도전막(1315a, 1315b)과 도전막(1316)은 동일한 재료로 동시에 형성하여도 좋다. 도전막(1315a, 1315b)과 도전막(1316)은 상기한 도전막(1313)으로 나타낸 어느 하나의 재료를 사용하여 형성할 수 있다.
이어서, 도전막(1316)에 안테나로서 기능하는 도전막(1317)이 전기적으로 접속되도록 형성한다(도 10(B) 참조).
절연막(1314)은 CVD법이나 스퍼터링법 등에 의해, 산화규소(SiOx), 질화규소(SiNx), 산화질화규소(SiOxNy)(x＞y＞0), 질화산화규소(SiNxOy)(x＞y＞0) 등의, 산소 또는 질소를 가지는 절연막이나 DLC(diamond like carbon) 등의 탄소를 함유하는 막, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조시클로부텐, 아크릴 등의 유기 재료 또는 실록산 수지 등의 실록산 재료로 이루어지는 단층 또는 적층 구조로 형성할 수 있다. 또한, 실록산 재료란, Si-O-Si 결합을 포함하는 재료에 상당한다. 실록산은, 규소(Si)와 산소(O)와의 결합으로 골격 구조가 구성된다. 치환기로서, 적어도 수소를 함유하는 유기기(예를 들어, 알킬기, 방향족 탄화수소)가 사용된다. 치환기로서, 플루오로기를 사용할 수도 있다. 또는, 치환기로서, 적어도 수소를 함유하는 유기기와 플루오로기를 사용하여도 좋다.
도전막(1317)은 CVD법, 스퍼터링법, 스크린 인쇄나 그라비아 인쇄 등의 인쇄법, 액적 토출법, 디스펜서법, 도금법 등을 사용하여 도전성 재료에 의해 형성한다. 도전성 재료는, 알루미늄(Al), 티탄(Ti), 은(Ag), 구리(Cu), 금(Au), 백금(Pt) 니켈(Ni), 팔라듐(Pd), 탄탈(Ta), 몰리브덴(Mo)으로부터 선택된 원소 또는 이들 원소를 주성분으로 하는 합금 재료 또는 화합물 재료에 의해 단층 구조 또는 적층 구조로 형성한다.
예를 들어, 스크린 인쇄법을 사용하여 안테나로서 기능하는 도전막(1317)을 형성하는 경우에는, 입경이 수 nm 내지 수십 ㎛의 도전체 입자를 유기 수지에 용해 또는 분산시킨 도전성 페이스트를 선택적으로 인쇄함으로써 형성할 수 있다. 도전체 입자로서는, 은(Ag), 금(Au), 구리(Cu), 니켈(Ni), 백금(Pt), 팔라듐(Pd), 탄탈(Ta), 몰리브덴(Mo) 및 티탄(Ti) 등 중의 어느 하나 이상의 금속 입자나 할로겐화 은의 미립자, 또는 분산성 나노 입자를 사용할 수 있다. 또한, 도전성 페이스트에 포함되는 유기 수지는 금속 입자의 바인더, 용매, 분산제 및 피복재로서 기능하는 유기 수지로부터 선택된 하나 또는 복수를 사용할 수 있다. 대표적으로는, 에폭시 수지, 실리콘 수지 등의 유기 수지를 들 수 있다. 또한, 도전막의 형성에 있어서, 도전성 페이스트를 압출한 후에 소성하는 것이 바람직하다. 예를 들어, 도전성 페이스트의 재료로서 은을 주성분으로 하는 미립자(예를 들어, 입경 1 nm 이상 100 nm 이하)를 사용하는 경우, 150∼300℃의 온도 범위에서 소성함으로써 경화시켜 도전막을 얻을 수 있다. 또한, 땜납이나 무연(無鉛) 땜납을 주성분으로 하는 미립자를 사용하여도 좋고, 이 경우는 입경 20 ㎛ 이하의 미립자를 사용하는 것이 바람직하다. 땜납이나 무연 땜납은 저비용이라는 이점을 가지고 있다.
또한, 도전막(1315a, 1315b)은 후의 공정에서 본 발명의 반도체장치에 포함되는 배터리와 전기적으로 접속되는 배선으로서 기능할 수 있다. 또한, 안테나로서 기능하는 도전막(1317)을 형성할 때, 도전막(1315a, 1315b)에 전기적으로 접속하도록 별도 도전막을 형성하고, 이 도전막을 배터리에 접속하는 배선으로서 이용하여도 좋다.
다음에, 도전막(1317)을 덮도록 절연막(1318)을 형성한 후, 박막트랜지스터(1300a∼1300f), 도전막(1317) 등을 포함하는 층(이하, "소자 형성층(1319)"이라고 기재한다)을 기판(1301)으로부터 박리한다. 여기서는, 레이저광(예를 들어, UV광)을 조사함으로써, 박막트랜지스터(1300a∼1300f)를 피한 영역에 개구부를 형성한 후(도 10(C) 참조), 물리적인 힘을 사용하여 기판(1301)으로부터 소자 형성층(1319)을 박리할 수 있다. 또한, 기판(1301)으로부터 소자 형성층(1319)을 박리하기 전에, 형성한 개구부에 에칭제를 도입하여 박리층(1303)을 선택적으로 제거하여도 좋다. 에칭제는 불화할로겐 또는 할로겐간(interhalogen) 화합물을 함유하는 기체 또는 액체를 사용한다. 예를 들어, 불화할로겐을 함유하는 기체로서 삼불화염소(ClF3)를 사용한다. 그렇게 하면, 소자 형성층(1319)은 기판(1301)으로부터 박리된 상태가 된다. 또한, 박리층(1303)은 전부 제거하지 않고 일부분을 잔존시켜도 좋다. 이렇게 함으로써, 에칭제의 소비량을 억제하고 박리층의 제거에 필요한 처리 시간을 단축하는 것이 가능하게 된다. 또한, 박리층(1303)의 제거를 행한 후 에도, 기판(1301) 위에 소자 형성층(1319)을 보유하여 두는 것이 가능하게 된다. 또한, 소자 형성층(1319)이 박리된 기판(1301)을 재이용함으로써, 비용의 삭감을 할 수 있다.
절연막(1318)은 CVD법이나 스퍼터링법 등에 의해, 산화규소(SiOx), 질화규소(SiNx), 산화질화규소(SiOxNy)(x＞y＞0), 질화산화규소(SiNxOy)(x＞y＞0) 등의, 산소 또는 질소를 가지는 절연막이나 DLC(diamond like carbon) 등의 탄소를 함유하는 막, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조시클로부텐, 아크릴 등의 유기 재료 또는 실록산 수지 등의 실록산 재료로 이루어지는 단층 또는 적층 구조로 형성할 수 있다.
본 실시형태에서는, 레이저광의 조사에 의해 소자 형성층(1319)에 개구부를 형성한 후에, 이 소자 형성층(1319)의 한쪽 면(절연막(1318)이 노출한 면)에 제1 시트(sheet)재(1320)를 부착한 후, 기판(1301)으로부터 소자 형성층(1319)을 박리한다(도 11(A) 참조).
다음에, 소자 형성층(1319)의 다른 쪽 면(박리에 의해 노출한 면)에 제2 시트재(1321)를 제공한 후, 가열 처리와 가압 처리 중의 한쪽 또는 모두를 행하여 제2 시트재(1321)를 부착한다(도 11(B) 참조). 제1 시트재(1320) 및 제2 시트재(1321)로서 핫 멜트(hot-melt) 필름 등을 사용할 수 있다.
또한, 제1 시트재(1320)와 제2 시트재(1321)로서, 정전기 등을 방지하는 대전 방지 대책을 실시한 필름(이하, 대전 방지 필름이라고 기재한다)을 사용할 수도 있다. 대전 방지 필름으로서는, 대전 방지 가능한 재료를 수지 중에 분산시킨 필름, 및 대전 방지 가능한 재료가 부착된 필름 등이 있다. 대전 방지 가능한 재료가 제공된 필름은, 한쪽 면에 대전 방지 가능한 재료를 제공한 필름이어도 좋고, 양면에 대전 방지 가능한 재료를 제공한 필름이어도 좋다. 또한, 한쪽 면에 대전 방지 가능한 재료가 제공된 필름은, 대전 방지 가능한 재료가 제공된 면을 필름의 내측이 되도록 층에 부착하여도 좋고, 필름의 외측이 되도록 부착하여도 좋다. 또한, 대전 방지 가능한 재료는 필름의 전면 또는 일부에 제공되어 있으면 좋다. 여기서의 대전 방지 가능한 재료로서는, 금속, 인듐과 주석의 산화물(ITO), 양성 계면활성제나 양이온성 계면활성제나 비이온성 계면활성제 등의 계면활성제를 사용할 수 있다. 또한, 그 밖에도, 대전 방지 재료로서, 측쇄(側鎖)에 카르복실기 및 4급 암모늄 염기를 가지는 가교성 공중합체 고분자를 포함하는 수지 재료 등을 사용할 수 있다. 이들 재료를 필름에 부착하거나 이겨넣어 도포를 하거나 함으로써 대전 방지 필름으로 할 수 있다. 대전 방지 필름으로 봉지(封止)를 행함으로써, 상품으로서 취급할 때, 외부로부터의 정전기 등에 의해 반도체 소자에 악영향이 미치는 것을 억제할 수 있다.
또한, 본 실시형태는 본 명세서의 다른 실시형태의 기술적 요소와 조합하여 행할 수 있다. 즉, 본 실시형태에서 설명한 트랜지스터를 박막트랜지스터로 형성하고, 가요성을 가지는 반도체장치를 얻는다는 이점에 추가하여, 송신 회로와 수신 회로 사이에서 다른 클록을 사용하여, 송신 회로와 수신 회로 사이에서 신호를 주고 받을 때, 수신 회로에 입력되는 데이터를 출력한 송신 회로와 데이터를 받는 수 신 회로의 클록이 다르더라도, 클록의 듀티비가 크게 변화하는 일 없이, 신호의 셋업 시간 및 홀드 시간에 여유를 가지게 한 회로 설계를 행할 수 있다.
[실시형태 4]
본 실시형태에서는, 상기 실시형태와는 다른 반도체장치의 제조방법에 대하여 설명한다. 본 발명에서의 트랜지스터는 상기 실시형태에서 설명한 절연 기판 상의 박막트랜지스터 외애, 단결정 기판을 사용한 MOS 트랜지스터로 구성할 수도 있다.
본 실시형태에서는, 반도체장치를 구성하는 회로로서, 인버터 등을 구성하는 p채널형 TFT("Pch-TFT"라고도 표기한다) 및 n채널형 TFT("Nch-TFT"라고도 표기한다)를 대표적으로 나타낸다. 이하, 도 12∼도 14에 도시하는 단면도를 사용하여 반도체장치의 제조방법을 설명한다.
먼저, 반도체 기판(2300)에 소자를 분리한 영역(2304, 2306)(이하, 영역(2304, 2306)이라고도 기재한다)을 형성한다(도 12(A) 참조). 반도체 기판(2300)에 형성된 영역(2304, 2306)은, 각각 절연막(2302)(필드 산화막이라고도 한다)에 의해 분리되어 있다. 또한, 여기서는, 반도체 기판(2300)으로서 n형 도전형을 가지는 단결정 Si 기판을 사용하고, 반도체 기판(2300)의 영역(2306)에 p웰(well)(2307)을 형성한 예를 나타내고 있다.
또한, 기판(2300)은 반도체 기판이라면 특별히 한정되지 않고 사용할 수 있다. 예를 들어, n형 또는 p형의 도전형을 가지는 단결정 Si 기판, 화합물 반도체 기판(GaAs 기판, InP 기판, GaN 기판, SiC 기판, 사파이어 기판, ZnSe 기판 등), 부착법 또는 SIMOX(Separation by Implanted Oxygen)법을 사용하여 제조된 SOI(Silicon on Insulator) 기판 등을 사용할 수 있다.
소자 분리 영역(2304, 2306)은 선택 산화법(LOCOS(Local Oxidation of Silicon)법) 또는 트렌치 분리법 등을 적절히 사용할 수 있다.
또한, 반도체 기판(2300)의 영역(2306)에 형성된 p웰은 반도체 기판(2300)에 p형 도전형을 가지는 불순물 원소를 선택적으로 도입함으로써 형성할 수 있다. p형을 나타내는 불순물 원소로서는, 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등을 사용할 수 있다.
또한, 본 실시형태에서는, 반도체 기판(2300)으로서 n형 도전형을 가지는 반도체 기판을 사용하고 있기 때문에, 영역(2304)에는 불순물 원소의 도입을 행하고 있지 않지만, n형을 나타내는 불순물 원소를 도입함으로써 영역(2304)에 n웰을 형성하여도 좋다. n형을 나타내는 불순물 원소로서는, 인(P)이나 비소(As) 등을 사용할 수 있다. 한편, p형 도전형을 가지는 반도체 기판을 사용하는 경우에는, 영역(2304)에 n형을 나타내는 불순물 원소를 도입하여 n웰을 형성하고, 영역(2306)에는 불순물 원소의 도입을 행하지 않는 구성으로 하여도 좋다.
다음에, 영역(2304, 2306)을 덮도록 절연막(2332, 2334)을 각각 형성한다(도 12(B) 참조).
절연막(2332, 2334)은, 예를 들어, 열처리를 행하여 반도체 기판(2300)에 형성된 영역(2304, 2306)의 표면을 산화시킴으로써 산화규소막으로 형성할 수 있다. 또한, 열산화법에 의해 산화규소막을 형성한 후에, 질화 처리를 행하여 산화규소막 의 표면을 질화시킴으로써, 산화규소막과 산소와 질소를 가지는 막(산질화규소막)과의 적층 구조로 형성하여도 좋다.
그 밖에도, 상기한 바와 같이, 플라즈마 처리를 사용하여 절연막(2332, 2334)을 형성하여도 좋다. 예를 들어, 반도체 기판(2300)에 형성된 영역(2304, 2306)의 표면에 고밀도 플라즈마 처리에 의해 산화 처리 또는 질화 처리를 행함으로써, 절연막(2332, 2334)으로서 산화규소(SiOx)막 또는 질화규소(SiNx)막으로 형성할 수 있다. 또한, 고밀도 플라즈마 처리에 의해 영역(2304, 2306)의 표면에 산화 처리를 행한 후에, 재차 고밀도 플라즈마 처리를 행하여 질화 처리를 행하여도 좋다. 이 경우, 영역(2304, 2306)의 표면에 접하여 산화규소막이 형성되고, 이 산화규소막 위에 산질화규소막이 형성되고, 절연막(2332, 2334)은 산화규소막과 산질화규소막이 적층된 막이 된다. 또한, 열산화법에 의해 영역(2304, 2306)의 표면에 산화규소막을 형성한 후에 고밀도 플라즈마 처리에 의해 산화 처리 또는 질화 처리를 행하여도 좋다.
또한, 반도체 기판(2300)의 영역(2304, 2306)에 형성된 절연막(2332, 2334)은, 후에 완성하는 트랜지스터에서 게이트 절연막으로서 기능한다.
다음에, 영역(2304, 2306)의 상방에 형성된 절연막(2332, 2334)을 덮도록 도전막을 형성한다(도 12(C) 참조). 여기서는, 도전막으로서, 도전막(2336)과 도전막(2338)을 순차로 적층하여 형성한 예를 나타내고 있다. 물론, 도전막은 단층 또는 3층 이상의 적층 구조로 형성하여도 좋다.
도전막(2336, 2338)으로서는, 탄탈(Ta), 텅스텐(W), 티탄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오브(Nb) 등으로부터 선택된 원소 또는 이들 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 형성할 수 있다. 또한, 이들 원소를 질화한 금속 질화막으로 형성할 수도 있다. 그 밖에도, 인 등의 불순물 원소를 도핑한 다결정 규소로 대표되는 반도체 재료에 의해 형성할 수도 있다.
여기서는, 도전막(2336)으로서 질화탄탈을 사용하여 형성하고, 그 위에 도전막(2338)으로서 텅스텐을 사용하여 적층 구조로 형성한다. 또한, 그 밖에도, 도전막(2336)으로서, 질화텅스텐, 질화몰리브덴 또는 질화티탄으로부터 선택된 단층 또는 적층막을 사용하고, 도전막(2338)으로서, 탄탈, 몰리브덴, 티탄으로부터 선택된 단층 또는 적층막을 사용할 수 있다.
다음에, 적층하여 형성된 도전막(2336, 2338)을 선택적으로 에칭하여 제거함으로써, 영역(2304, 2306)의 상방의 일부에 도전막(2336, 2338)을 잔존시켜, 각각 게이트 전극(2340, 2342)을 형성한다(도 13(A) 참조).
다음에, 영역(2304)을 덮도록 레지스트 마스크(2348)를 선택적으로 형성하고, 이 레지스트 마스크(2348)와 게이트 전극(2342)을 마스크로 하여 영역(2306)에 불순물 원소를 도입함으로써 불순물 영역을 형성한다(도 13(B) 참조). 불순물 원소로서는, n형을 부여하는 불순물 원소 또는 p형을 부여하는 불순물 원소를 사용한다. n형을 나타내는 불순물 원소로서는, 인(P)이나 비소(As) 등을 사용할 수 있다. p형을 나타내는 불순물 원소로서는, 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등 을 사용할 수 있다. 여기서는, 불순물 원소로서 인(P)을 사용한다.
도 13(B)에서는, 불순물 원소를 도입함으로써, 영역(2306)에 소스 영역 또는 드레인 영역을 형성하는 불순물 영역(2352)과 채널 형성 영역(2350)이 형성된다.
다음에, 영역(2306)을 덮도록 레지스트 마스크(2366)를 선택적으로 형성하고, 이 레지스트 마스크(2366)와 게이트 전극(2340)을 마스크로 하여 영역(2304)에 불순물 원소를 도입함으로써 불순물 영역을 형성한다(도 13(C) 참조). 불순물 원소로서는, n형을 부여하는 불순물 원소 또는 p형을 부여하는 불순물 원소를 사용한다. n형을 나타내는 불순물 원소로서는, 인(P)이나 비소(As) 등을 사용할 수 있다. p형을 나타내는 불순물 원소로서는, 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등을 사용할 수 있다. 여기서는, 도 13(B)에서 영역(2306)에 도입한 불순물 원소와 다른 도전형을 가지는 불순물 원소(예를 들어, 붕소(B))를 도입한다. 그 결과, 영역(2304)에 소스 영역 또는 드레인 영역을 형성하는 불순물 영역(2370)과 채널 형성 영역(2368)이 형성된다.
다음에, 절연막(2332, 2334)과 게이트 전극(2340, 2342)을 덮도록 제2 절연막(2372)을 형성하고, 이 제2 절연막(2372) 위에 영역(2304, 2306)에 각각 형성된 불순물 영역(2352, 2370)과 전기적으로 접속하는 배선(2374)을 형성한다(도 14 참조).
제2 절연막(2372)은 CVD법이나 스퍼터링법 등에 의해, 산화규소(SiOx), 질화규소(SiNx), 산화질화규소(SiOxNy)(x＞y＞0), 질화산화규소(SiNxOy)(x＞y＞0) 등의, 산소 또는 질소를 가지는 절연막이나 DLC(diamond like carbon) 등의 탄소를 함유하는 막, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조시클로부텐, 아크릴 등의 유기 재료 또는 실록산 수지 등의 실록산 재료로 이루어지는 단층 또는 적층 구조로 형성할 수 있다. 또한, 실록산 재료란, Si-O-Si 결합을 포함하는 재료에 상당한다. 실록산은 규소(Si)와 산소(O)와의 결합으로 골격 구조가 구성된다. 치환기로서, 적어도 수소를 함유하는 유기기(예를 들어, 알킬기, 방향족 탄화수소)가 사용된다. 치환기로서, 플루오로기를 사용할 수도 있다. 또는, 치환기로서, 적어도 수소를 함유하는 유기기와 플루오로기를 사용하여도 좋다.
배선(2374)은 CVD법이나 스퍼터링법 등에 의해, 알루미늄(Al), 텅스텐(W), 티탄(Ti), 탄탈(Ta), 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 구리(Cu), 금(Au), 은(Ag), 망간(Mn), 네오디뮴(Nd), 탄소(C), 규소(Si)로부터 선택된 원소 또는 이들 원소를 주성분으로 하는 합금 재료 또는 화합물 재료에 의해, 단층 또는 적층으로 형성한다. 알루미늄을 주성분으로 하는 합금 재료는, 예를 들어, 알루미늄을 주성분으로 하고 니켈을 함유하는 재료, 또는, 알루미늄을 주성분으로 하고 니켈과, 탄소와 규소의 한쪽 또는 양쪽을 함유하는 합금 재료에 상당한다. 배선(2374)은, 예를 들어, 배리어막과 알루미늄-규소(Al-Si)막과 배리어막의 적층 구조, 배리어막과 알루미늄-규소(Al-Si)막과 질화티탄막과 배리어막의 적층 구조를 채용하면 좋다. 또한, 배리어막은 티탄, 티탄의 질화물, 몰리브덴, 또는 몰리브덴의 질화물로 이루어지는 박막에 상당한다. 알루미늄이나 알루미늄-규소는 저항값이 낮고, 저렴하기 때문에, 배선(2374)을 형성하는 재료로서 최적이다. 또한, 상층과 하층의 배리어 층을 형성하면, 알루미늄이나 알루미늄-규소의 힐록의 발생을 방지할 수 있다. 또한, 환원성이 높은 원소인 티탄으로 이루어지는 배리어막을 형성하면, 결정질 반도체막 위에 얇은 자연 산화막이 생성되어 있었다고 하여도, 이 자연 산화막을 환원하여, 결정질 반도체막과 양호한 콘택트를 취할 수 있다.
또한, 본 발명의 반도체장치를 구성하는 트랜지스터의 구조는 도시한 구조에 한정되는 것이 아니라는 것을 부기한다. 예를 들어, 역스태거 구조, 핀(fin) FET 구조 등의 구조의 트랜지스터의 구조를 취할 수 있다. 핀 FET 구조를 사용함으로써, 트랜지스터 사이즈의 미세화에 따른 단채널 효과를 억제할 수 있기 때문에 바람직하다.
또한, 본 실시형태는 본 명세서의 다른 실시형태의 기술적 요소와 조합하여 행할 수 있다. 즉, 본 실시형태에서 설명한 트랜지스터를 단결정 기판을 사용하여 형성하고, 편차가 적은 트랜지스터로 형성된 반도체장치를 얻는다는 이점에 추가하여, 송신 회로와 수신 회로 사이에서 다른 클록을 사용하여, 송신 회로와 수신 회로 사이에서 신호를 주고 받을 때, 수신 회로에 입력되는 데이터를 출력한 송신 회로와, 데이터를 받는 수신 회로의 클록이 다르더라도, 클록의 듀티비가 크게 변화하는 일 없이, 신호의 셋업 시간 및 홀드 시간에 여유를 가지게 한 회로 설계를 행할 수 있다.
[실시형태 5]
본 실시형태에서는, 상기 실시형태와는 다른 반도체장치의 제조방법에 대하여 설명한다. 본 발명에서의 트랜지스터는 상기 실시형태에서 설명한 단결정 기판 위의 MOS 트랜지스터와는 다른 제조방법으로 형성된 MOS 트랜지스터로 구성할 수도 있다.
본 실시형태에서는, 반도체장치를 구성하는 회로로서, 인버터 등을 구성하는 p채널형 TFT("Pch-TFT"라고도 표기한다) 및 n채널형 TFT("Nch-TFT"라고도 표기한다)를 대표적으로 나타낸다. 이하, 도 15∼도 18에 도시하는 단면도를 사용하여 반도체장치의 제조방법을 설명한다.
먼저, 기판(2600) 위에 절연막을 형성한다. 여기서는, n형 도전형을 가지는 단결정 Si를 기판(2600)으로서 사용하고, 이 기판(2600) 위에 절연막(2602)과 절연막(2604)을 형성한다(도 15(A) 참조). 예를 들어, 기판(2600)에 열처리를 행함으로써 절연막(2602)으로서 산화규소(SiOx)를 형성하고, 이 절연막(2602) 위에 CVD법을 사용하여 질화규소(SiNx)를 성막한다.
또한, 기판(2600)은 반도체 기판이라면 특별히 한정되지 않고 사용할 수 있다. 예를 들어, n형 또는 p형의 도전형을 가지는 단결정 Si 기판, 화합물 반도체 기판(GaAs 기판, InP 기판, GaN 기판, SiC 기판, 사파이어 기판, ZnSe 기판 등), 부착법 또는 SIMOX(Separation by IMplanted OXygen)법을 사용하여 제조된 SOI(Silicon on Insulator) 기판 등을 사용할 수 있다.
또한, 절연막(2604)은, 절연막(2602)을 형성한 후에 고밀도 플라즈마 처리에 의해 이 절연막(2602)을 질화함으로써 형성하여도 좋다. 또한, 기판(2600) 위에 형성하는 절연막은 단층 또는 3층 이상의 적층 구조로 형성하여도 좋다.
다음에, 절연막(2604) 위에 선택적으로 레지스트 마스크(2606)의 패턴을 형성하고, 이 레지스트 마스크(2606)를 마스크로 하여 선택적으로 에칭을 행함으로써, 기판(2600)에 선택적으로 오목부(2608)를 형성한다(도 15(B) 참조). 기판(2600)과 절연막(2602, 2604)의 에칭으로서는, 플라즈마를 이용한 건식 에칭에 의해 행할 수 있다.
다음에, 레지스트 마스크(2606)의 패턴을 제거한 후, 기판(2600)에 형성된 오목부(2608)를 충전하도록 절연막(2610)을 형성한다(도 15(C) 참조).
절연막(2610)은 CVD법이나 스퍼터링법 등을 사용하여, 산화규소, 질화규소, 산화질화규소(SiOxNy)(x＞y＞0), 질화산화규소(SiNxOy)(x＞y＞0) 등의 절연 재료를 사용하여 형성한다. 여기서는, 절연막(2610)으로서 상압 CVD법 또는 감압 CVD법에 의해 TEOS(테트라에틸오르소실리케이트) 가스를 사용하여 산화규소막을 형성한다.
다음에, 연삭 처리, 연마 처리 또는 CMP(Chemical Mechanical Polishing) 처리를 행함으로써, 기판(2600)의 표면을 노출시킨다. 여기서는, 기판(2600)의 표면을 노출시킴으로써, 기판(2600)의 오목부(2608)에 형성된 절연막(2611)들 사이에 영역(2612, 2613)이 형성된다. 또한, 절연막(2611)은 기판(2600)의 표면에 형성된 절연막(2610)이 연삭 처리, 연마 처리 또는 CMP 처리에 의해 제거됨으로써 얻어진 것이다. 이어서, p형 도전형을 가지는 불순물 원소를 선택적으로 도입함으로써, 기판(2600)의 영역(2613)에 p웰(2615)을 형성한다(도 16(A) 참조).
p형을 나타내는 불순물 원소로서는, 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등을 사용할 수 있다. 여기서는, 불순물 원소로서 붕소(B)를 영역(2613)에 도입한다.
또한, 본 실시형태에서는, 기판(2600)으로서 n형 도전형을 가지는 반도체 기판을 사용하고 있기 때문에, 영역(2612)에는 불순물 원소의 도입을 행하지 않지만, n형을 나타내는 불순물 원소를 도입함으로써 영역(2612)에 n웰을 형성하여도 좋다. n형을 나타내는 불순물 원소로서는, 인(P)이나 비소(As) 등을 사용할 수 있다.
한편, p형 도전형을 가지는 반도체 기판을 사용하는 경우에는, 영역(2612)에 n형을 나타내는 불순물 원소를 도입하여 n웰을 형성하고, 영역(2613)에는 불순물 원소의 도입을 행하지 않는 구성으로 하여도 좋다.
다음에, 기판(2600)의 영역(2612, 2613)의 표면 위에 절연막(2632, 2634)을 각각 형성한다(도 16(B) 참조).
절연막(2632, 2634)은, 예를 들어, 열처리를 행하여 기판(2600)에 형성된 영역(2612, 2613)의 표면을 산화시킴으로써 산화규소막으로 형성할 수 있다. 또한, 열산화법에 의해 산화규소막을 형성한 후에, 질화 처리를 행하여 산화규소막의 표면을 질화시켜, 산화규소막과 산소와 질소를 가지는 막(산질화규소막)과의 적층 구조로 형성하여도 좋다.
그 밖에도, 상기한 바와 같이, 플라즈마 처리를 사용하여 절연막(2632, 2634)을 형성하여도 좋다. 예를 들어, 기판(2600)에 형성된 영역(2612, 2613)의 표면에 고밀도 플라즈마 처리에 의해 산화 처리 또는 질화 처리를 행함으로써, 절 연막(2632, 2634)으로서 산화규소(SiOx)막 또는 질화규소(SiNx)막을 형성할 수 있다. 또한, 고밀도 플라즈마 처리에 의해 영역(2612, 2613)의 표면에 산화 처리를 행한 후에, 재차 고밀도 플라즈마 처리를 행함으로써 질화 처리를 행하여도 좋다. 이 경우, 영역(2612, 2613)의 표면에 접하여 산화규소막이 형성되고, 이 산화규소막 위에 산질화규소막이 형성되고, 절연막(2632, 2634)은 산화규소막과 산질화규소막이 적층된 막이 된다. 또한, 열산화법에 의해 영역(2612, 2613)의 표면에 산화규소막을 형성한 후에 고밀도 플라즈마 처리에 의해 산화 처리 또는 질화 처리를 행하여도 좋다.
또한, 기판(2600)의 영역(2612, 2613)에 형성된 절연막(2632, 2634)은, 후에 완성하는 트랜지스터에서 게이트 절연막으로서 기능한다.
다음에, 기판(2600)에 형성된 영역(2612, 2613)의 상방에 형성된 절연막(2632, 2634)을 덮도록 도전막을 형성한다(도 16(C) 참조). 여기서는, 도전막으로서, 도전막(2636)과 도전막(2638)을 순차로 적층하여 형성한 예를 나타내고 있다. 물론, 도전막은 단층 또는 3층 이상의 적층 구조로 형성하여도 좋다.
도전막(2636, 2638)으로서는, 탄탈(Ta), 텅스텐(W), 티탄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오브(Nb) 등으로부터 선택된 원소 또는 이들 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 형성할 수 있다. 또한, 이들 원소를 질화한 금속 질화막으로 형성할 수도 있다. 그 밖에도, 인 등의 불순물 원소를 도핑한 다결정 규소로 대표되는 반도체 재료에 의해 형성할 수도 있다.
여기서는, 도전막(2636)으로서 질화탄탈을 사용하여 형성하고, 그 위에 도전막(2638)으로서 텅스텐을 사용하여 적층 구조로 형성한다. 또한, 그 밖에도, 도전막(2636)으로서, 질화탄탈, 질화텅스텐, 질화몰리브덴 또는 질화티탄으로부터 선택된 단층 또는 적층막을 사용하고, 도전막(2638)으로서, 텅스텐, 탄탈, 몰리브덴, 티탄으로부터 선택된 단층 또는 적층막을 사용할 수 있다.
다음에, 적층하여 형성된 도전막(2636, 2638)을 선택적으로 에칭하여 제거함으로써, 기판(2600)의 영역(2612, 2613)의 상방의 일부에 도전막(2636, 2638)을 잔존시켜, 각각 게이트 전극으로서 기능하는 도전막(2640, 2642)을 형성한다(도 17(A) 참조). 또한, 여기서는, 기판(2600)에서, 도전막(2640, 2642)과 겹치지 않는 영역(2612, 2613)의 표면이 노출하도록 한다.
구체적으로는, 기판(2600)의 영역(2612)에서, 도전막(2640)의 하방에 형성된 절연막(2632) 중, 이 도전막(2640)과 겹치지 않는 부분을 선택적으로 제거하여, 도전막(2640)과 절연막(2632)의 단부가 대략 일치하도록 형성한다. 또한, 기판(2600)의 영역(2613)에서, 도전막(2642)의 하방에 형성된 절연막(2634) 중, 이 도전막(2642)과 겹치지 않는 부분을 선택적으로 제거하여, 도전막(2642)과 절연막(2634)의 단부가 개략 일치하도록 형성한다.
이 경우, 도전막(2640, 2642)의 형성과 동시에 겹치지 않는 부분의 절연막 등을 제거하여도 좋고, 도전막(2640, 2642)을 형성한 후 잔존한 레지스트 마스크 또는 이 도전막(2640, 2642)을 마스크로 하여 겹치지 않는 부분의 절연막 등을 제 거하여도 좋다.
다음에, 기판(2600)의 영역(2612, 2613)에 불순물 원소를 선택적으로 도입하여, 불순물 영역(2648, 2650)을 형성한다(도 17(B) 참조). 여기서는, 영역(2613)에 도전막(2642)을 마스크로 하여 n형을 부여하는 저농도의 불순물 원소를 선택적으로 도입하고, 영역(2612)에 도전막(2640)을 마스크로 하여 p형을 부여하는 저농도의 불순물 원소를 선택적으로 도입한다. n형을 부여하는 불순물 원소로서는, 인(P)이나 비소(As) 등을 사용할 수 있다. p형을 부여하는 불순물 원소로서는, 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등을 사용할 수 있다.
다음에, 도전막(2640, 2642)의 측면에 접하는 사이드월(2654)을 형성한다. 구체적으로는, 플라즈마 CVD법이나 스퍼터링법 등에 의해, 규소, 규소의 산화물 또는 규소의 질화물의 무기 재료를 포함하는 막이나, 유기 수지 등의 유기 재료를 포함하는 막을 단층 또는 적층하여 형성한다. 그리고, 이 절연막을, 수직 방향을 주체로 한 이방성 에칭에 의해 선택적으로 에칭하여, 도전막(2640, 2642)의 측면에 접하도록 형성할 수 있다. 또한, 사이드월(2654)은 LDD(Lightly Doped drain) 영역을 형성할 때의 도핑용 마스크로서 사용한다. 또한, 여기서는 사이드월(2654)은 도전막(2640, 2642)의 하방에 형성된 절연막의 측면에도 접하도록 형성되어 있다.
그 다음, 이 사이드월(2654)과 도전막(2640, 2642)을 마스크로 하여 기판(2600)의 영역(2612, 2613)에 불순물 원소를 도입함으로써, 소스 영역 또는 드레인 영역으로서 기능하는 불순물 영역을 형성한다(도 17(C) 참조). 여기서는, 기판(2600)의 영역(2613)에 사이드월(2654)과 도전막(2642)을 마스크로 하여 n형을 부여하는 불순물 원소를 고농도로 도입하고, 영역(2612)에 사이드월(2654)과 도전막(2640)을 마스크로 하여 p형을 부여하는 불순물 원소를 고농도로 도입한다.
그 결과, 기판(2600)의 영역(2612)에는, 소스 영역 또는 드레인 영역을 형성하는 불순물 영역(2658)과, LDD 영역을 형성하는 저농도 불순물 영역(2660)과, 채널 형성 영역(2656)이 형성된다. 또한, 기판(2600)의 영역(2613)에는, 소스 영역 또는 드레인 영역을 형성하는 불순물 영역(2664)과 LDD 영역을 형성하는 저농도 불순물 영역(2666)과 채널 형성 영역(2662)이 형성된다.
또한, 본 실시형태에서는, 도전막(2640, 2642)과 겹치지 않는 기판(2600)의 영역(2612, 2613)을 노출시킨 상태에서 불순물 원소의 도입을 행하고 있다. 따라서, 기판(2600)의 영역(2612, 2613)에 각각 형성되는 채널 형성 영역(2656, 2662)은 도전막(2640, 2642)과 자기정합적으로 형성될 수 있다.
다음에, 기판(2600)의 영역(2612, 2613) 위에 형성된 절연막이나 도전막 등을 덮도록 제2 절연막(2677)을 형성하고, 이 절연막(2677)에 개구부(2678)를 형성한다(도 18(A) 참조).
제2 절연막(2677)은, CVD법이나 스퍼터링법 등에 의해, 산화규소(SiOx), 질화규소(SiNx), 산화질화규소(SiOxNy)(x＞y＞0), 질화산화규소(SiNxOy)(x＞y＞0) 등의, 산소 또는 질소를 가지는 절연막이나 DLC(diamond like carbon) 등의 탄소를 포함하는 막, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조시클로부텐, 아크릴 등의 유기 재료 또는 실록산 수지 등의 실록산 재료로 이루어지는 단층 또는 적층 구조로 형성할 수 있다. 또한, 실록산 재료란, Si-O-Si 결합을 포함하는 재료에 상당한다. 실록산은, 규소(Si)와 산소(O)와의 결합으로 골격 구조가 구성된다. 치환기로서, 적어도 수소를 함유하는 유기기(예를 들어, 알킬기, 방향족 탄화수소)가 사용된다. 치환기로서, 플루오로기를 사용할 수도 있다. 또는, 치환기로서, 적어도 수소를 함유하는 유기기와 플루오로기를 사용하여도 좋다.
다음에, CVD법을 사용하여 개구부(2678)에 도전막(2680)을 형성하고, 이 도전막(2680)과 전기적으로 접속하도록 제2 절연막(2677) 위에 도전막(2682a∼2682d)을 선택적으로 형성한다(도 18(B) 참조).
도전막(2680, 2682a∼2682d)은, CVD법이나 스퍼터링법 등에 의해, 알루미늄(Al), 텅스텐(W), 티탄(Ti), 탄탈(Ta), 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 구리(Cu), 금(Au), 은(Ag), 망간(Mn), 네오디뮴(Nd), 탄소(C), 규소(Si)로부터 선택된 원소 또는 이들 원소를 주성분으로 하는 합금 재료 또는 화합물 재료에 의해 단층 또는 적층으로 형성한다. 알루미늄을 주성분으로 하는 합금 재료란, 예를 들어, 알루미늄을 주성분으로 하고 니켈을 함유하는 재료, 또는, 알루미늄을 주성분으로 하고 니켈과, 탄소와 규소의 한쪽 또는 양쪽을 함유하는 합금 재료에 상당한다. 도전막(2680, 2682a∼2682d)은, 예를 들어, 배리어막과 알루미늄-규소(Al-Si)막과 배리어막의 적층 구조, 배리어막과 알루미늄-규소(Al-Si)막과 질화티탄막과 배리어막의 적층 구조를 채용하면 좋다. 또한, 배리어막은 티탄, 티탄의 질화물, 몰리브덴, 또는 몰리브덴의 질화물로 이루어지는 박막에 상당한다. 알루미늄이나 알루미늄-규소는 저항값이 낮고, 저렴하기 때문에, 도전막(2680, 2682a∼2682d)을 형성하는 재료로서 최적이다. 또한, 상층과 하층의 배리어층을 형성하면, 알루미늄이나 알루미늄-규소의 힐록의 발생을 방지할 수 있다. 또한, 환원성이 높은 원소인 티탄으로 이루어지는 배리어막을 형성하면, 결정질 반도체막 위에 얇은 자연 산화막이 생성되어 있었다고 하여도, 이 자연 산화막을 환원하여, 결정질 반도체막과 양호한 콘택트를 취할 수 있다. 여기서는, 도전막(2680, 2682a∼2682d)은 CVD법에 의해 텅스텐(W)을 선택적으로 성장시킴으로써 형성할 수 있다.
이상의 공정에 의해, 기판(2600)의 영역(2612)에 형성된 p형의 트랜지스터와, 영역(2613)에 형성된 n형의 트랜지스터를 구비하는 반도체장치를 얻을 수 있다.
또한, 본 발명의 반도체장치를 구성하는 트랜지스터의 구조는 도시한 구조에 한정되는 것이 아니라는 것을 부기한다. 예를 들어, 역스태거 구조, 핀 FET 구조 등의 구조의 트랜지스터의 구조를 취할 수 있다. 핀 FET 구조를 사용함으로써, 트랜지스터 사이즈의 미세화에 따른 단채널 효과를 억제할 수 있기 때문에 바람직하다.
또한, 본 실시형태는 본 명세서의 다른 실시형태와 자유롭게 조합하여 행할 수 있다. 즉, 본 실시형태에서 설명한 트랜지스터를 단결정 기판을 사용하여 형성하고, 편차가 적은 트랜지스터로 형성된 반도체장치를 얻는다는 이점에 추가하여, 송신 회로와 수신 회로 사이에서 다른 클록을 사용하여, 송신 회로와 수신 회로 사이에서 신호를 주고 받을 때, 수신 회로에 입력되는 데이터를 출력한 송신 회로와 데이터를 받는 수신 회로의 클록이 다르더라도, 클록의 듀티비가 크게 변화하는 일 없이, 신호의 셋업 시간 및 홀드 시간에 여유를 가지게 한 회로 설계를 행할 수 있다.
[실시형태 6]
도 6을 사용하여, 상기 실시형태에서 설명한 RFID 태그로서 기능하는 반도체장치(3000)의 사용 방법을 설명한다.
반도체장치의 용도는 광범위에 이르고, 예를 들어, 지폐, 동전, 유가증권류, 무기명 채권류, 증서류(운전 면허증이나 주민등록증 등, 도 6(A) 참조), 포장용 용기류(포장지나 병 등, 도 6(C) 참조), 기록 매체(DVD 소프트웨어나 비디오 테이프 등, 도 6(B) 참조), 탈 것류(자전거 등, 도 6(D) 참조), 신변용품(가방이나 안경 등), 식품류, 식물류, 동물류, 인체, 의류, 생활용품류, 전자기기 등의 상품이나 짐의 꼬리표(도 6(E) 및 도 6(F) 참조) 등의 물품에 제공하여 사용할 수 있다. 전자기기란 액정 표시장치, EL 표시장치, 텔레비전 장치(간단히 TV, TV 수상기라고도 부른다) 및 휴대 전화기 등을 나타낸다.
본 발명의 반도체장치(3000)는, 본 발명의 기억소자를 가지고, 프린트 기판에 실장하거나 표면에 붙이거나 묻거나 함으로써 물품에 고정된다. 예를 들어, 책이라면 종이에 묻거나, 유기 수지로 이루어지는 패키지라면 이 유기 수지에 묻거나 하여 각 물품에 고정된다. 본 발명의 반도체장치(3000)는 소형, 박형, 경량을 실현하기 때문에, 물품에 고정한 후에도, 그 물품 자체의 디자인성을 손상시키는 일이 없다. 또한, 지폐, 동전, 유가증권류, 무기명 채권류, 증서류 등에 본 발명의 반도체장치(3000)를 설치함으로써, 인증 기능을 제공할 수 있고, 이 인증 기능을 활용하면, 위조를 방지할 수 있다. 또한, 포장용 용기류, 기록 매체, 신변용품, 식품류, 의류, 생활용품류, 전자기기 등에 본 발명의 반도체장치를 부착함으로써, 검품 시스템 등의 시스템의 효율화를 도모할 수 있다.
또한, 본 실시형태는, 본 명세서의 다른 실시형태의 기술적 요소와 조합하여 행할 수 있다. 즉, 본 실시형태에서 설명한 RFID 태그로서 기능하는 반도체장치의 클록 생성 회로에 본 발명을 사용함으로써, 송신 회로와 수신 회로 사이에서 다른 클록을 사용하여, 송신 회로와 수신 회로 사이에서 신호를 주고 받을 때, 수신 회로에 입력되는 데이터를 출력한 송신 회로와, 데이터를 받는 수신 회로의 클록이 다르더라도, 클록의 듀티비가 크게 변화하는 일 없이, 신호의 셋업 시간 및 홀드 시간에 여유를 가지게 한 회로 설계를 행할 수 있다.
도 1은 본 발명의 클록 생성 회로의 일례를 나타내는 도면.
도 2는 본 발명의 클록 생성 회로에 있어서의 동작에 관한 플로 차트.
도 3은 본 발명의 클록 생성 회로에 관한 타이밍 차트.
도 4는 본 발명의 클록 생성 회로의 일례를 나타내는 도면.
도 5는 종래의 과제에 관하여 설명하는 도면.
도 6은 본 발명의 반도체장치의 사용 형태의 일례를 나타내는 도면.
도 7은 본 발명의 반도체장치의 일례를 나타내는 도면.
도 8은 본 발명의 반도체장치의 일례를 나타내는 도면.
도 9는 본 발명의 반도체장치의 제조방법의 일례를 나타내는 도면.
도 10은 본 발명의 반도체장치의 제조방법의 일례를 나타내는 도면.
도 11은 본 발명의 반도체장치의 제조방법의 일례를 나타내는 도면.
도 12는 본 발명의 반도체장치의 제조방법의 일례를 나타내는 도면.
도 13은 본 발명의 반도체장치의 제조방법의 일례를 나타내는 도면.
도 14는 본 발명의 반도체장치의 제조방법의 일례를 나타내는 도면.
도 15는 본 발명의 반도체장치의 제조방법의 일례를 나타내는 도면.
도 16은 본 발명의 반도체장치의 제조방법의 일례를 나타내는 도면.
도 17은 본 발명의 반도체장치의 제조방법의 일례를 나타내는 도면.
도 18은 본 발명의 반도체장치의 제조방법의 일례를 나타내는 도면.
Claims (17)
- 클록 생성 회로에 있어서,엣지(edge) 검출 회로;기준 클록 발생 회로;기준 클록 카운터 회로; 및분주(分周) 회로를 포함하고,상기 엣지 검출 회로는 외부로부터 입력되는 신호의 하강 엣지를 검출하면 리셋 신호를 출력하고,상기 기준 클록 발생 회로는 기준 클록 신호를 출력하고,상기 기준 클록 카운터 회로는, 상기 엣지 검출 회로가 상기 신호의 상기 하강 엣지를 검출한 때부터 다음 하강 엣지를 검출할 때까지의 기간에, 상기 기준 클록 신호의 파수(波數)를 카운트하여 얻어진 카운터값을 출력하고, 상기 카운터 값과 기설정된 값이 동일하면 상기 카운터 값을 유지하고, 상기 기준 클록 카운터 회로가 상기 리셋 신호를 수신하면 상기 카운터 값을 리셋하는 회로이고,상기 분주 회로는 상기 카운터값에 기초하여 상기 기준 클록 신호를 분주하는 회로인, 클록 생성 회로.
- 클록 생성 회로에 있어서,엣지 검출 회로;기준 클록 발생 회로;기준 클록 카운터 회로; 및분주 회로를 포함하고,상기 엣지 검출 회로는 외부로부터 입력되는 신호의 상승 엣지를 검출하면 리셋 신호를 출력하고,상기 기준 클록 발생 회로는 기준 클록 신호를 출력하고,상기 기준 클록 카운터 회로는, 상기 엣지 검출 회로가 상기 신호의 상기 상승 엣지를 검출한 때부터 다음 상승 엣지를 검출할 때까지의 기간에, 상기 기준 클록 신호의 파수를 카운트하여 얻어진 카운터값을 출력하고, 상기 카운터 값과 기설정된 값이 동일하면 상기 카운터 값을 유지하고, 상기 기준 클록 카운터 회로가 상기 리셋 신호를 수신하면 상기 카운터 값을 리셋하는 회로이고,상기 분주 회로는 상기 카운터값에 기초하여 상기 기준 클록 신호를 분주하는 회로인, 클록 생성 회로.
- 클록 생성 회로에 있어서,엣지 검출 회로;기준 클록 발생 회로;기준 클록 카운터 회로; 및분주 회로를 포함하고,상기 엣지 검출 회로는 제1 래치 회로, 상기 제1 래치 회로로부터 출력된 신호가 입력되는 제2 래치 회로, 상기 제1 래치 회로로부터 출력된 신호가 입력되는 인버터 회로, 및 상기 제2 래치 회로로부터 출력된 신호와 상기 인버터 회로로부터 출력된 신호가 입력되는 AND 회로를 포함하고,상기 AND 회로는 상기 제2 래치 회로로부터 출력된 신호와 상기 인버터 회로로부터 출력된 신호가 다른 경우에 리셋 신호를 출력하는 회로이고,상기 기준 클록 카운터 회로는, 상기 기준 클록 발생 회로로부터 출력되는 기준 클록 신호의 파수를 카운트하여 얻어진 카운터값이 상기 리셋 신호에 의해 리셋되고, 상기 카운터값을 상기 분주 회로에 출력하는 회로이고,상기 분주 회로는 상기 카운터값에 기초하여 상기 기준 클록 신호를 분주하는 회로인, 클록 생성 회로.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 기준 클록 발생 회로가 링 오실레이터와 수정 발진기 중 하나인, 클록 생성 회로.
- 안테나를 구비하고, 리더/라이터와 무선으로 신호의 송수신을 행하는 반도체장치에 있어서,엣지 검출 회로;기준 클록 발생 회로;기준 클록 카운터 회로; 및분주 회로를 포함하고,상기 엣지 검출 회로는 상기 안테나를 통해 상기 리더/라이터로부터 입력된 신호의 하강 엣지를 검출하면 리셋 신호를 출력하고,상기 기준 클록 발생 회로는 기준 클록 신호를 출력하고,상기 기준 클록 카운터 회로는, 상기 엣지 검출 회로가 상기 신호의 상기 하강 엣지를 검출한 때부터 다음 하강 엣지를 검출할 때까지의 기간에, 상기 기준 클록 신호의 파수를 카운트하여 얻어진 카운터값을 출력하고, 상기 카운터 값과 기설정된 값이 동일하면 상기 카운터 값을 유지하고, 상기 기준 클록 카운터 회로가 상기 리셋 신호를 수신하면 상기 카운터 값을 리셋하는 회로이고,상기 분주 회로는 상기 카운터값에 기초하여 상기 기준 클록 신호를 분주하는 회로인, 반도체장치.
- 안테나를 구비하고, 리더/라이터와 무선으로 신호의 송수신을 행하는 반도체장치에 있어서,엣지 검출 회로;기준 클록 발생 회로;기준 클록 카운터 회로; 및분주 회로를 포함하고,상기 엣지 검출 회로는 상기 리더/라이터로부터 상기 안테나를 통해 입력되는 신호의 상승 엣지를 검출하면 리셋 신호를 출력하고,상기 기준 클록 발생 회로는 기준 클록 신호를 출력하고,상기 기준 클록 카운터 회로는, 상기 엣지 검출 회로가 상기 신호의 상기 상승 엣지를 검출한 때부터 다음 상승 엣지를 검출할 때까지의 기간에, 상기 기준 클록 신호의 파수를 카운트하여 얻어진 카운터값을 출력하고, 상기 카운터 값과 기설정된 값이 동일하면 상기 카운터 값을 유지하고, 상기 기준 클록 카운터 회로가 상기 리셋 신호를 수신하면 상기 카운터 값을 리셋하는 회로이고,상기 분주 회로는 상기 카운터값에 기초하여 상기 기준 클록 신호를 분주하는 회로인, 반도체장치.
- 안테나를 구비하고, 리더/라이터와 무선으로 신호의 송수신을 행하는 반도체장치에 있어서,엣지 검출 회로;기준 클록 발생 회로;기준 클록 카운터 회로; 및분주 회로를 포함하고,상기 엣지 검출 회로는 제1 래치 회로, 상기 제1 래치 회로로부터 출력된 신호가 입력되는 제2 래치 회로, 상기 제1 래치 회로로부터 출력된 신호가 입력되는 인버터 회로, 및 상기 제2 래치 회로로부터 출력된 신호와 상기 인버터 회로로부터 출력된 신호가 입력되는 AND 회로를 포함하고,상기 AND 회로는 상기 제2 래치 회로로부터 출력된 신호와 상기 인버터 회로로부터 출력된 신호가 다른 경우에 리셋 신호를 출력하는 회로이고,상기 기준 클록 카운터 회로는, 상기 기준 클록 발생 회로로부터 출력되는 기준 클록 신호의 파수를 카운트하여 얻어진 카운터값이 상기 리셋 신호에 의해 리셋되고, 상기 카운터값을 상기 분주 회로에 출력하는 회로이고,상기 분주 회로는 상기 카운터값에 기초하여 상기 기준 클록 신호를 분주하는 회로인, 반도체장치.
- 제 5 항 내지 제 7 항 중 어느 한 항에 있어서,상기 기준 클록 발생 회로가 링 오실레이터와 수정 발진기 중 하나인, 반도체장치.
- 반도체장치로서,레귤레이터를 포함하는 전원 회로;제1 클록 신호와 제1 신호를 수신하고 제2 신호를 출력하는 제1 회로; 및상기 제2 신호를 수신하고 제2 클록 신호를 출력하는 제2 회로를 포함하고,상기 전원 회로는 상기 레귤레이터에 의해 조절된 전원 전압을 상기 제1 회로와 상기 제2 회로에 공급하고,상기 제1 회로는 상기 제1 클록 신호에 따라 상기 제2 신호의 값을 증가시키고,상기 제1 회로는 상기 제1 신호에 따라 상기 제2 신호의 상기 값을 리셋하고,상기 제2 회로는 상기 제2 클록 신호를 발생시키고,상기 제2 클록 신호의 주기는 상기 제2 신호의 상기 값이 어떤 값만큼 증가하는 기간에 대응하고,제1 기간에서의 상기 제2 클록 신호의 제1 주기는 제2 기간에서의 상기 제2 클록 신호의 제2 주기보다 긴, 반도체장치.
- 반도체장치로서,무선 신호를 수신하고, 상기 무선 신호로부터 기전력을 발생시키는 안테나;상기 기전력을 조절함으로써 전원 전압을 발생시키는 전원 회로;제1 클록 신호와 제1 신호를 수신하고 제2 신호를 출력하는 제1 회로; 및상기 제2 신호를 수신하고 제2 클록 신호를 출력하는 제2 회로를 포함하고,상기 전원 회로는 상기 제1 회로와 상기 제2 회로에 상기 전원 전압을 공급하고,상기 제1 회로는 상기 제1 클록 신호에 따라 상기 제2 신호의 값을 증가시키고,상기 제1 회로는 상기 제1 신호에 따라 상기 제2 신호의 상기 값을 리셋하고,상기 제2 회로는 상기 제2 클록 신호를 발생시키고,상기 제2 클록 신호의 주기는 상기 제2 신호의 상기 값이 어떤 값만큼 증가하는 기간에 대응하고,제1 기간에서의 상기 제2 클록 신호의 제1 주기는 제2 기간에서의 상기 제2 클록 신호의 제2 주기보다 긴, 반도체장치.
- 반도체장치로서,무선 신호를 수신하고, 상기 무선 신호로부터 기전력을 발생시키는 안테나;상기 기전력을 조절함으로서, 제1 전원 전압을 발생시키는 제1 전원 회로;상기 기전력으로부터 제2 전원 전압을 발생시키는 제2 전원 회로;제1 클록 신호와 제1 신호를 수신하고 제2 신호를 출력하는 제1 회로;상기 제2 신호를 수신하고 제2 클록 신호를 출력하는 제2 회로; 및상기 제2 클록 신호를 사용하여 동작하는 제3 회로를 포함하고,상기 제1 전원 회로는 상기 제1 회로와 상기 제2 회로에 상기 제1 전원 전압을 공급하고,상기 제2 전원 회로는 상기 제3 회로에 상기 제2 전원 전압을 공급하고,상기 제1 회로는 상기 제1 클록 신호에 따라 상기 제2 신호의 값을 증가시키고,상기 제1 회로는 상기 제1 신호에 따라 상기 제2 신호의 상기 값을 리셋하고,상기 제2 회로는 상기 제2 클록 신호를 발생시키고,상기 제2 클록 신호의 주기는 상기 제2 신호의 상기 값이 어떤 값만큼 증가하는 기간에 대응하고,제1 기간에서의 상기 제2 클록 신호의 제1 주기는 제2 기간에서의 상기 제2 클록 신호의 제2 주기보다 긴, 반도체장치.
- 제 9 항, 제 10 항 및 제 11 항 중 어느 한 항에 있어서,상기 제1 클록 신호가 상기 제1 기간에서 변할 때, 상기 제1 회로는 상기 제2 신호의 상기 값을 유지하는, 반도체장치.
- 제 9 항, 제 10 항 및 제 11 항 중 어느 한 항에 있어서,제4 회로를 더 포함하고,상기 제4 회로는 제3 신호를 수신하고, 상기 제3 신호가 변할 때 상기 제1 신호를 출력하는, 반도체장치.
- 제 9 항, 제 10 항 및 제 11 항 중 어느 한 항에 있어서,제5 회로를 더 포함하고,상기 제5 회로는 상기 제1 클록 신호를 발생시키는, 반도체장치.
- 제 14 항에 있어서,상기 제5 회로는 링 오실레이터를 포함하는, 반도체장치.
- 제 9 항, 제 10 항 및 제 11 항 중 어느 한 항에 있어서,제4 회로와 제5 회로를 더 포함하고,상기 제1 클록 신호가 상기 제1 기간에서 변할 때, 상기 제1 회로는 상기 제2 신호의 상기 값을 유지하고,상기 제4 회로는 제3 신호를 수신하고, 상기 제3 신호가 변할 때 상기 제1 신호를 출력하고,상기 제5 회로는 상기 제1 클록 신호를 발생시키는, 반도체장치.
- 제 16 항에 있어서,상기 제5 회로는 링 오실레이터를 포함하는, 반도체장치.
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