CN116931658A - 一种基于数模转换器的多板同步时钟架构及方法 - Google Patents
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Abstract
本发明公开了一种基于数模转换器的多板同步时钟架构及方法，涉及时钟同步技术领域，包括多级时钟树框架和基于数模转换器的FPGA时钟同步***，所述多级时钟树框架用于将参考时钟信号进行多级时钟合成的调整处理，之后产生多路的采样时钟信号和数据时钟信号均输入至FPGA时钟同步***中，并以采样时钟信号、第一数据时钟信号和第二数据时钟信号的输出形式，分别输入至数模转换器的采样时钟端口、数模转换器的第一数据时钟端口和FPGA芯片的第二数据时钟端口；本发明通过两级时钟发生器同步机制，能保证多片数模转换器输入的数据时钟信号和输出的分频时钟信号具有一致的相位，避免了现有信号同步装置中容易导致随机相位差的问题。
Description
技术领域
本发明涉及时钟同步技术领域，具体涉及一种基于数模转换器的多板同步时钟架构及方法。
背景技术
随着需求和技术的发展，在量子计算领域要实现对多个量子比特的精准操控，需要多路同步的任意波形脉冲。输出信号的带宽、通道数量以及通道间的定时准确度是任意波脉冲发生器的重要指标。目前市面上选用LTC2000做波形发生器的有很多，但同步实现方案基本都是依靠DAC本身的同步机制，且现有的波形发生器常用的时钟方案一般是采样时钟同步，时钟来源主要是外部灌值，在分频时产生数据时钟。
在目前现有的采用数模转换器实现通道间同步的工作方案中，其内容主要包括：将数模转换器内的压控振荡器产生的方波信号作为FPGA的数据时钟输入；将FPGA产生的数据随路时钟信号作为数模转换器的数据时钟信号直接输入至数模转换器内。该方案本身的同步机制需要实时回读多个数模转换器的采样钟和数据钟的鉴相器结果，其过程为在上位机或者***MCU内将这每个鉴相器输出的PH值进行大小排序，计算出最大值和最小值，得到最大差值，最后将差值和阈值做比较，大于阈值的通道需要通过MCU发指令设置一个采样时钟的延时，保证输出的同步。当***是多板卡或者多机箱时，这个同步机制会存在过于复杂的问题，在***运行中容易产生误判或者瞬间干扰从而导致输出存在周期跳变。另外，现有技术中还有通过设置外灌参考时钟的方式来实现通道数据同步，但由于外灌参考时钟的信号频率偏高，在内走长线容易导致高频干扰从而影响其他器件的正常工作；同时在外灌时钟方案中，连接器和时钟走线存在较大插损，易导致多板卡的时钟质量不佳，同时参考时钟分频得到数据时钟假设是m分频，由于分频会引起不确定相位的特性，因此不同的板卡或者机箱就存在m种不同的相位关系，导致最终输出存在随机相位差。
发明内容
本发明提供一种基于数模转换器的多板同步时钟架构及方法，以实现在满足指标条件下，设计一种简单高效的同步时钟架构，能够避免现有的数据时钟来源于数模转换器内部的时钟合成器，从而导致同步机制存在校准复杂和时钟分频导致随机相位差的问题。
本发明通过下述技术方案实现：
一种基于数模转换器的多板同步时钟架构，该时钟架构包括基于压控振荡器的多级时钟树框架和基于数模转换器的FPGA时钟同步***，所述多级时钟树框架用于将参考时钟信号进行多级时钟合成的调整处理，之后产生多路的采样时钟信号和数据时钟信号均输入至FPGA时钟同步***中，并且以采样时钟信号、第一数据时钟信号和第二数据时钟信号的输出形式，分别输入至数模转换器的采样时钟端口、数模转换器的第一数据时钟端口和FPGA芯片的第二数据时钟端口；所述FPGA时钟同步***包括多个数模转换器和FPGA芯片，用于将多级时钟树框架输出的采样时钟信号和第一数据时钟信号往数模转换器输入，同时往FPGA芯片进行第二数据时钟信号输入，之后通过数模转换器，分别将第一数据时钟信号和采样时钟信号的四分频的0°和90°时钟进行相位比较，根据结果调整数模转换器的输出延迟，最后将多片数模转换器输出的模拟信号接入到示波器，观察多个通道的同步结果。在现有技术中，将数模转换器内的压控振荡器产生的方波信号作为FPGA的数据时钟输入；将FPGA产生的数据随路时钟信号作为数模转换器的数据时钟输入信号。该方案本身的同步机制需要实时回读多个数模转换器的采样钟和数据钟的鉴相器结果，这个同步机制会过于复杂，在***运行中容易产生误判或者瞬间干扰。另一方面在常用的外灌参考时钟同步技术中，参考时钟的信号频率偏高，在内走长线容易导致高频干扰从而影响其他器件的正常工作；同时在外灌时钟方案中，参考时钟分频得到数据时钟假设是m分频，由于分频会引起不确定相位的特性，因此不同板卡或者机箱就存在m种不同的相位关系，导致最终输出存在随机相位差。基于此，本发明提供了一种基于数模转换器的多板同步时钟架构及方法，目的在于在满足指标条件下，设计一种简单高效的同步时钟架构，能够避免在现有的数模转换器同步机制里存在复杂校准以及避免时钟分频导致随机相位差的问题。
进一步地，所述多级时钟树框架包括顺次信号连接的时钟源、一阶时钟发生器和二阶时钟发生器，所述时钟源为一阶时钟发生器提供参考时钟信号；所述时钟源输出的参考时钟信号输出至一阶时钟发生器的时钟输入端口。
进一步地，所述一阶时钟发生器通过信号输出将进阶时钟信号、同步信号输出至二阶时钟发生器的输入端；所述二阶时钟发生器通过信号输出将采样时钟信号、第一数据时钟信号和第二数据时钟信号分别输入至数模转换器的采样时钟端口、数模转换器的第一数据时钟端口和FPGA芯片的第二数据时钟端口。
进一步地，在所述FPGA时钟同步***中，每一个所述FPGA芯片能与至少一个数模转换器成一组数据单元，所述多级时钟树框架对每一组数据单元保持采样时钟信号、第一数据时钟信号和第二数据时钟信号的信号输入。
进一步地，所述时钟发生器包括：
采集选择模块：包括信号采集器和同步选择器，所述信号采集器用于接收外部的同步信号并将其转换为数字控制信号，所述同步选择器用于根据同步信号的状态选择不同的时钟源进行同步操作；
同步发生模块：包括同步状态机，所述同步状态机用于将外部参考时钟信号与内部的数据时钟信号进行同步以实现时钟信号的同步和管理；
输出控制模块：包括重定时器和时钟门控器，所述重定时器用于延迟信号并重新定时信号的上升和下降沿，所述时钟门控器用于在需要时暂停或恢复时钟信号的传输以降低芯片的整体功耗。
进一步地，所述数模转换器包括：
分频模块：用于将接收到的采样时钟信号进行四分频，将分频后的分频时钟信号按照初相分别称呼为0°、90°、180°和270°时钟；
寄存器模块：用于在第一数据时钟信号的上升沿或下降沿时刻，将数模转换器上输入至第一数据输入端口和第二数据输入端口输入的参考处理数据进行锁存；
相位比较模块：用于计算出分频后输出的各分频时钟信号在与第一数据时钟信号上的相位差值，且用于计算出第一数据时钟信号的上升沿到采样时钟信号上升沿的时间长度；
延时模块：用于将从寄存器模块中取出的分频数据时钟信号进行延时，所述延时的周期间隔长度与相位比较模块计算出的各分频时钟信号与第一数据时钟信号的相位差值相等。
一种基于数模转换器的多板同步方法，该方法包括：
步骤S1：将参考时钟信号输入至由多个时钟发生器组成的多级时钟树中，通过多级时钟树中的两级时钟发生器对信号进行初步同步处理，利用时钟发生器检测并转换同步信号，并根据同步信号的不同状态选择相应的时钟源，且通过同步状态机将外部参考时钟信号与内部时钟信号进行同步；
步骤S2：对同步后的数据时钟信号进行同步判别以确认是否需要延时或重新定时，判别结束后将以采样时钟信号、第一数据时钟信号和第二数据时钟信号的形式分别输出至FPGA时钟同步***上数模转换器的采样时钟端口、数模转换器的第一数据时钟端口和FPGA芯片的第二数据时钟端口；
步骤S3：将FPGA芯片中有关数模转换器的参考处理数据分别输入至数模转换器的第一数据输入端口和第二数据输入端口，在第一数据时钟信号的上升沿和下降沿处，通过数模转换器同时对第一数据输入端口和第二数据输入端口的两路参考处理数据进行采样；
步骤S4：之后通过数模转换器，分别将第一数据时钟信号和采样时钟信号的四分频的0°和90°时钟进行相位比较，根据结果调整数模转换器的输出延迟，最后将多片数模转换器输出的模拟信号接入到示波器，观察多个通道的同步结果。
进一步地，所述同步状态机的工作方法包括：
步骤A1：配置一阶时钟发生器和二阶时钟发生器的每一路时钟的参数，包括同步所需的时钟频率、分频系数和延时周期，配置完成后进入等待开始同步信号状态，并在每一次配置后进行参数配置校对，若未能正常传输则进行重新配置或参数校对；
步骤A2：收到开始同步信号后，关闭使能同步的时钟通道，以避免使能同步通道分频器对同步信号造成干扰，同时同步计数器开始计数，后等待同步信号的周期计数完成；
步骤A3：等待内部同步计数器完成计数后，再启动时钟通道和脉冲发生器通道，利用脉冲生成器根据需要来产生不同频率和相位的脉冲信号以完成同步脉冲。
本发明与现有技术相比，将多片数模转换器的数据时钟信号通过外部的时钟发生器直接输入，并通过两级时钟发生器的同步机制，能够保证多片数模转换器输入的数据时钟信号和输出的分频时钟信号具有完全一致的相位，避免了现有信号同步装置中同步机制容易导致随机相位差的问题，具有如下的优点和有益效果。
附图说明
此处所说明的附图用来提供对本发明实施例的进一步理解，构成本申请的一部分，并不构成对本发明实施例的限定。在附图中：
图1为本发明多级时钟树框架与FPGA时钟同步***的连接结构示意图；
图2为多级时钟树框架的结构示意图；
图3为时钟发生器内部的结构示意图；
图4为数模转换器内部的结构示意图；
图5为同步状态机的工作流程示意图；
图6为多个数模转换器的同步时序图；
图7为第一数据时钟信号与分频时钟信号的延时关系对照图；
图8为数模转换器同步信号时的数据流向图；
图9为在常规技术中数模转换器信号处理的连接关系图；
图10为数模转换器的时序关系图；
图11为本发明流程框图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本发明作进一步的详细说明，本发明的示意性实施方式及其说明仅用于解释本发明，并不作为对本发明的限定。
实施例1
如图1-图3所示，本发明一种基于数模转换器的多板同步时钟架构，该时钟架构包括基于压控振荡器的多级时钟树框架和基于数模转换器的FPGA时钟同步***；所述多级时钟树框架用于将参考时钟信号进行多级时钟合成的调整处理，之后产生多路的采样时钟信号和数据时钟信号均输入至FPGA时钟同步***中，并且以采样时钟信号、第一数据时钟信号和第二数据时钟信号的输出形式，分别输入至数模转换器的采样时钟端口、数模转换器的第一数据时钟端口和FPGA芯片的第二数据时钟端口；所述FPGA时钟同步***包括多个数模转换器和FPGA芯片，用于将多级时钟树框架输出的采样时钟信号和第一数据时钟信号往数模转换器输入，同时往FPGA芯片进行第二数据时钟信号输入，之后通过数模转换器，分别将第一数据时钟信号和采样时钟信号的四分频的0°和90°时钟进行相位比较，根据结果调整数模转换器的输出延迟，最后将多片数模转换器输出的模拟信号接入到示波器，观察多个通道的同步结果。
更多地，所述多级时钟树框架包括顺次信号连接的时钟源、一阶时钟发生器和二阶时钟发生器，所述时钟源为一阶时钟发生器提供参考时钟信号；所述时钟源输出的参考时钟信号输出至一阶时钟发生器的时钟输入端口。所述一阶时钟发生器通过信号输出将进阶时钟信号、同步信号输出至二阶时钟发生器的输入端；所述二阶时钟发生器通过信号输出将采样时钟信号、第一数据时钟信号和第二数据时钟信号分别输入至数模转换器的采样时钟端口、数模转换器的第一数据时钟端口和FPGA芯片的第二数据时钟端口。在本实施例的具体运用中，所述时钟发生器采用的是HMC7044芯片，所述数模转换器采用的是LTC2000芯片，所述FPGA芯片未做具体限定，在具体实施中可在多种类型芯片中选用，如Virtex芯片、Artix芯片等均可用于本实施例的时钟信号传递工作。
将时钟发生器以多级信号传输形式设置，可以实现对时钟信号的逐级调整和校准，以达到更高的同步精度；通过将多个时钟发生器级联在一起，可以减小单个时钟发生器的噪声和误差对同步效果的影响。在同步过程中，可以根据具体的应用需求，对每个时钟发生器的参数进行独立的设置和调整。例如，可以根据对数据时钟信号或采样时钟信号不同的时钟频率、相位要求和数据传输速率来配置每个时钟发生器的参数，或调整某一阶的时钟发生器的数量来调整时钟信号的分频或倍频比例，以满足不同情况的需求。现有的数据时钟信号来源于数模转换器内部的时钟合成器，该方法会导致内部的四分频出现相位模糊，引入各类信号噪声，使得时钟同步质量明显变差，使得现有方法非常难以实现时钟信号同步。
进一步地，在所述FPGA时钟同步***中，每一个所述FPGA芯片能与至少一个数模转换器成一组数据单元，所述多级时钟树框架对每一组数据单元保持采样时钟信号、第一数据时钟信号和第二数据时钟信号的信号输入。其中所述时钟发生器包括：
采集选择模块：包括信号采集器和同步选择器，所述信号采集器用于接收外部的同步信号并将其转换为数字控制信号，所述同步选择器用于根据同步信号的状态选择不同的时钟源进行同步操作。信号采集器负责接收来自外部设备的数据时钟信号，并将它们传递给同步选择器。信号采集器通常具有高速数据接收能力，能够捕捉到高速的数据时钟信号并进行初步的处理。同步选择器接收来自信号采集器的多个数据时钟信号，并根据预设的同步准则选择其中一个作为同步时钟信号。同步选择器可以根据数据时钟信号的相位关系、频率等条件来选择最适合的同步时钟信号，确保数据时钟信号传输的稳定性和准确性。
同步发生模块：包括同步状态机，其工作过程如图5所示。所述同步状态机用于将外部参考时钟信号与内部的数据时钟信号进行同步以实现时钟信号的同步和管理。所述同步状态机负责实现同步状态转移和逻辑控制，它根据接收到的数据时钟信号对数据进行采样和定时调整，确保数据时钟信号在传输过程中的稳定性和准确性，同时还负责产生输出控制模块所需的控制信号并与输出控制模块进行协调和通信。
输出控制模块：包括重定时器和时钟门控器，所述重定时器用于延迟信号并重新定时信号的上升和下降沿，所述时钟门控器用于在需要时暂停或恢复时钟信号的传输以降低芯片的整体功耗。所述重定时器负责重新定时数据时钟信号以确保它们在同步状态机内部保持一致性；时钟门控器用于控制数据时钟信号的通断，以实现数据时钟信号的开关控制和节拍控制。它可以根据需要暂停或恢复时钟信号的传输，以实现数据的延迟或定时控制。
所述参考处理数据主要包括与数模转换器相关的配置参数数据，包括采样率、采样精度、增益等参数，也涉及数据处理参数，例如有关对采样数据进行的预处理或计算内容，还可包括部分控制指令和其他通信数据等。参考处理数据进入数模转换器之后，数模转换器将参考处理数据中的LVDS信号转换成单端信号后再给到后续操作。参考处理数据和第一数据时钟信号的具体关系是，在数模转换器内部会通过第一数据时钟信号的上升和下降沿分别将第一数据输入端口和第二数据输入端口内输入的参考处理数据值锁存到寄存器里，分频时钟信号进行四分频后的信号对reg1~4打拍完成跨时钟域得到reg_MUX1~4，分频时钟信号再通过移位寄存器在每个时钟周期的上升沿将数据取出，最后再将数据延迟n个周期输出到数模转换器内的DAC模块中进行信号转换工作。数据延迟n个周期，n的取值来源于分频时钟信号与第一数据时钟信号的相位差值。
进一步地，如图4所示，所述数模转换器包括：
分频模块：用于将接收到的采样时钟信号进行四分频，将分频后的分频时钟信号按照初相分别称呼为0°、90°、180°和270°时钟。因为正弦波是一种周期性变化的信号，其周期为360°。在正弦波的一个周期内，可以将其分为四个相角，分别为0°、90°、180°和270°。这四个相角代表了正弦波的不同相位，其中0°表示正弦波的起始点，90°表示正弦波的正峰值点，180°表示正弦波的反转点，270°表示正弦波的负峰值点，在LTC2000中进行数据时钟信号的四分频时，根据正弦波的相位关系，将数据时钟信号的上升沿或下降沿与正弦波的相角相对应。特别地，在不同的LTC2000数模转换器中会存在随机的这四种分频结果，会直接导致分频后的分频时钟信号在采集数据时的相位延后0~3个时钟周期，而在同步鉴相中可通过鉴相结果可以算出具体的延后周期长度，在后级能自动进行延迟输出以保证同步。这个相位不确定性是导致不同步的主要因素。通过这种四分频方式，LTC2000可以确保数据时钟信号的上升沿和下降沿在正确的相位上与输入参考信号同步。这种相位关系对于实现高精度的数据同步非常重要，因为它可以确保数据传输的稳定性和准确性，因此本实施例按照此四个角度对信号进行分频设置。
寄存器模块：用于在第一数据时钟信号的上升沿或下降沿时刻，将数模转换器上输入至第一数据输入端口和第二数据输入端口输入的参考处理数据进行锁存。作用是确保在特定的时钟边缘时刻，将输入时钟信号的值固定下来，以便后续的数据处理和运算。通过锁存器将时钟信号数值进行锁存，可以实现对输入数据的精确采样和同步，因为任何细微的误差都可能导致信号数据同步的不准确处理和运算结果错误。
相位比较模块：用于计算出分频后输出的各分频时钟信号在与第一数据时钟信号上的相位差值，且用于计算出第一数据时钟信号的上升沿到采样时钟信号上升沿的时间长度。通过相位比较模块的鉴相工作能得出第一数据时钟信号和分频时钟信号的相位关系，原理是通过将分频后四个时钟的前两个时钟，也就是分频产生的0°和90°的时钟分别和第一数据时钟信号异或得到的结果的高电平长度，分别对应相位偏移结果的高4位和低4位，鉴相作用一是计算出第一数据时钟信号的上升沿到分频时钟信号上升沿的时间长度，二是算出分频时钟信号的四分频时钟是在分频时钟信号的第几个周期，以便得出相位差值，也就是数据输出需要延迟的周期个数。
延时模块：用于将从寄存器模块中取出的分频数据时钟信号进行延时，所述延时的周期间隔长度与相位比较模块计算出的各分频时钟信号与第一数据时钟信号的相位差值相等。在多片数模转换器的***里，每一片数模转换器的分频结果都是不一样的，通过时钟发生器保证了每一片的数模转换器的第一数据时钟信号和分频时钟信号相位关系是完全对齐的，只需要通过鉴相器算出分频时钟信号四分频的相位情况，将多片数模转换器的相位偏移量和相位差值关系表里的相位差值默认值对照，即可确定每片相位偏移量需要进行延迟的周期数值，以此即可达到时钟信号同步的目的。
实施例2
如图11所示，一种基于数模转换器的多板同步方法，该方法包括：
步骤S1：将参考时钟信号输入至由多个时钟发生器组成的多级时钟树中，通过多级时钟树中的两级时钟发生器对信号进行初步同步处理，利用时钟发生器检测并转换同步信号，并根据同步信号的不同状态选择相应的时钟源，且通过同步状态机将外部参考时钟信号与内部时钟信号进行同步。通过配置将第一阶HMC7044时钟发生器配置为响应外部或者内部产生的RFSYNC同步信号执行同步事件，并产生4路单脉冲RFSYNC同步信号给到第二阶HMC7044时钟发生器。第二阶HMC7044时钟发生器配置为响应外部RFSYNC同步信号的脉冲并执行同步事件模式。两级HMC7044时钟发生器通过同步事件后，第二阶所有输出的时钟信号的相位关系均精确的同步于外部RFSYNC同步信号。
步骤S2：对同步后的数据时钟信号进行同步判别以确认是否需要延时或重新定时，判别结束后将以采样时钟信号、第一数据时钟信号和第二数据时钟信号的形式分别输出至FPGA时钟同步***上数模转换器的采样时钟端口、数模转换器的第一数据时钟端口和FPGA芯片的第二数据时钟端口。从设计框架上LTC2000数模转换器的2.4G采样时钟信号和DCKI数据时钟均来自HMC7044时钟发生器，FPGA的产生数据的时钟也来源于HMC7044时钟发生器的输入。从配置上当LTC2000数模转换器配置和时钟同步完成后，将相位偏移量读出但不进行比较，直接根据对应关系表写入相关的相位差值。
步骤S3：将FPGA芯片中有关数模转换器的参考处理数据分别输入至数模转换器的第一数据输入端口和第二数据输入端口，在第一数据时钟信号的上升沿和下降沿处，通过数模转换器同时对第一数据输入端口和第二数据输入端口的两路参考处理数据进行采样。参考处理数据从第一数据输入端口和第二数据输入端口进行两路输入后，数模转换器使用第一数据时钟信号的上升沿和下降沿同时对两路数据进行采样。
步骤S4：之后通过数模转换器，分别将第一数据时钟信号和采样时钟信号的四分频的0°和90°时钟进行相位比较，根据结果调整数模转换器的输出延迟，最后将多片数模转换器输出的模拟信号接入到示波器，观察多个通道的同步结果。通过编程控制相位差值可设置延时周期数N的数值，最后再将数字信号转换成模拟信号输出。采样完成后将4个数据给到数模转换器内的4：1MUX数据面积换速度模块内。该模块内部会通过CK4分频的时钟将4个数据组合后，用2.4G打N拍输出，其中采样频率为2.4G/4/N，采样后的数据通过2.4G的时钟频率进行传输和输出；而“N”表示在2.4G的时钟周期内输出的数据位数。通过这种输出方式，模块可以以更高的速率传输数据，同时保持较低的时钟频率，从而降低了硬件设计和控制的复杂性。
进一步地，所述同步状态机的工作方法包括：
步骤A1：配置一阶时钟发生器和二阶时钟发生器的每一路时钟的参数，包括同步所需的时钟频率、分频系数和延时周期，配置完成后进入等待开始同步信号状态，并在每一次配置后进行参数配置校对，若未能正常传输则进行重新配置或参数校对；
步骤A2：收到开始同步信号后，关闭使能同步的时钟通道，以避免使能同步通道分频器对同步信号造成干扰，同时同步计数器开始计数，后等待同步信号的周期计数完成；
步骤A3：等待内部同步计数器完成计数后，再启动时钟通道和脉冲发生器通道，利用脉冲生成器根据需要来产生不同频率和相位的脉冲信号以完成同步脉冲。
影响相位差值结果的主要因素有两个：单片LTC2000数模转换器接收的2.4G采样时钟信号进入后，经过4分频后会产生4种不同相位的时钟信号，每一种相位都对应着不同的延时周期数的N值；多片LTC2000数模转换器的相位偏移量会因为每一片的第一数据时钟信号的输入相位不同，导致某一片数模转换器的输出信号相差一个周期。
在具体工作中，作为一种具体的实施方式，如图1-图8所示，设定第一数据时钟信号为DCKI，各分频时钟信号总称为CK，第一数据输入端口和第二数据输入端口分别设为DA和DB端口，DA和DB端口接收的参考处理数据分别为DATA1和DATA2，所述相位偏移量用PH值表示，所述相位差值用PS值表示，在FPGA时钟同步***中设定LTC2000_X和LTC2000_Y两片数模转换器。在具体运用中，如图6-图7所示，假设对于两片LTC2000输入的第一数据时钟信号DCKI_X和DCKI_Y之间存在50ps的误差，当CK信号上升沿正好落在这50ps之间的时候，因为数据和DCKI是完全对齐的，可以知道X芯片相对于Y芯片4:1MUX内的数据肯定会晚一拍输出，造成最终波形相差一个2.4G时钟周期。这种CK信号上升沿正好落在这50ps之间的情况可以通到PH值反应出来，PH寄存器的值是LTC2000片内通过比较DCKI和CK上升沿的延时范围的结果，在XY芯片中默认CK是完全对齐的，DCKI是允许有0.4*2.4GHz的延时差的，DCKI和数据的边沿是完全对齐的。LTC2000的同步机制前提都需要满足这三个前提条件，芯片的同步机制才有意义。
如图6-图8所示，所述FPGA芯片在往LTC2000数模转换器内传输参考处理数据时，主要使用16路的LVDS低压差分信号通道来进行数据传输，参考处理数据在进入LTC2000数模转换器后会将16路LVDS信号转换成单端信号再给到后续操作。所述16路通道代表16根线，即表示16位的二进制数，每一根线都有一个高电平或一个低电平信号。***在数据时钟信号的上升沿采集时，根据每根线上采集到的高电平或低电平信号，在每根线上记录“1”或“0”，通过二进制数来记载数据，即相当于通过锁存器原理，利用DCKI的上升沿来锁住当前时刻的数模转换器的电平状态，并将数据存入Reg里面。在DCKI的上升沿处将DA端口的D0数据采集，同时将DB端口的D1数据采集，之后在DCKI的下降沿处将DA端口的D2数据采集，并将DB端口的D3数据采集，此时所述四个数据即用于通过2.4G打N拍输出至数模转换器内的DAC模块中，以模拟信号输出。
在LTC2000数模转换器内通过分频模块将CK进行4分频，2.4G采样时钟信号分频后得到600M的时钟信号的原理是对2.4G的每个上升沿计数，每次上电启动时计数的起点是无法确定的，所以600M会存在4种初相可能性分别是0°、90°、180°、270°。由于在多片LTC2000数模转换器的***里，每一片LTC2000数模转换器的分频结果都是不一样的，本实施例通过每一阶hmc7044时钟发生器保证了每一片的LTC2000数模转换器的DCKI和CK相位关系是完全对齐的，只需要通过鉴相器算出CK四分频的相位情况，直接将多片LTC2000的PH和PS关系表里的PS默认值，拿出来使用即可确定每片LTC2000需要延迟的n值，即能达到同步目的。
第一列表示相位比较器输出的结果PH值，0x03-0x25，0x35-0x53，0x52-0x30，0x20-0x02这4个范围分别表示2.4G采样时钟信号通过4分频后的4种相位关系。第二列表示DCKI到CK的上升沿时间区间，例如0至0.2表示DCKI到CK的时间延时范围是0*CK的一个周期到0.2*CK的一个周期。第三列表示PH值在不考虑多片校准的情况下，针对4分频后的不同相位应该设置的默认PS参数。第四列表示考虑多片PH值比对后需要调整的PS值。如图9和图10所示，分别是数模转换器在常规手段中的连接图和特殊情况时的时序图。常规做法里DCKI_X和DCKI_Y来源于各自的LTC2000，无法不保证对齐但是可以通过FPGA约束保证DCKI_X和DCKI_Y相位差小于0.4*CK，现在假设对于两片LTC2000的输入DCKI_X和DCKI_Y之间存在50ps的误差，实际项目中通过鉴相后的PH值比较，计算两片LTC2000的PH值分别是0.2和1.0，这两个值相减绝对值大于0.4了，这表明CK信号上升沿正好落在这50ps之间了。这个时候只需要将在前面的通道的PS值，按照推荐的PS值设置对该通道减少一个周期即可完成同步，在多片***中需要将多片LTC2000的PH值读出到MCU进行统一比较计算，这样非常的复杂。
针对这种复杂的通过PS和PH校准输出的方式，本实施例将多片LTC2000的DCKI输入信号通过外部HMC7044输入，通过两级HMC7044的同步机制，保证多片LTC2000的DCKI和CK是完全相位一致的，FPGA给到LTC2000的数据DA和DB和外部的DCKI不在是完全对齐的（因为FPAG的数据随路时钟没有与数据一同输出到LTC2000，而是来源于HMC7044），在这个条件下DAC的同步机制前提条件将不再满足，故本实施例不需要再进行多片或者多机箱的PH值比对，设置PS值。在本实施例中LTC2000内部自身对2.4G采样时钟信号四分频会产生4种相位的时钟，这种情况将每一片LTC2000的PH值读出，根据CK和DCKI延迟关系对应表写入默认的PS参数即可解决4分频相位不同的问题。
以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (8)
1.一种基于数模转换器的多板同步时钟架构，其特征在于，该时钟架构包括：
基于压控振荡器的多级时钟树框架：用于将参考时钟信号进行多级时钟合成的调整处理，之后产生多路的采样时钟信号和数据时钟信号均输入至FPGA时钟同步***中，并且以采样时钟信号、第一数据时钟信号和第二数据时钟信号的输出形式，分别输入至数模转换器的采样时钟端口、数模转换器的第一数据时钟端口和FPGA芯片的第二数据时钟端口；
基于数模转换器的FPGA时钟同步***：包括多个数模转换器和FPGA芯片，用于将多级时钟树框架输出的采样时钟信号和第一数据时钟信号往数模转换器输入，同时往FPGA芯片进行第二数据时钟信号输入，之后通过数模转换器，分别将第一数据时钟信号和采样时钟信号的四分频的0°和90°时钟进行相位比较，根据结果调整数模转换器的输出延迟，最后将多片数模转换器输出的模拟信号接入到示波器，观察多个通道的同步结果。
2.根据权利要求1所述的一种基于数模转换器的多板同步时钟架构，其特征在于，所述多级时钟树框架包括顺次信号连接的时钟源、一阶时钟发生器和二阶时钟发生器，所述时钟源为一阶时钟发生器提供参考时钟信号；所述时钟源输出的参考时钟信号输出至一阶时钟发生器的时钟输入端口。
3.根据权利要求2所述的一种基于数模转换器的多板同步时钟架构，其特征在于，所述一阶时钟发生器通过信号输出将进阶时钟信号、同步信号输出至二阶时钟发生器的输入端；所述二阶时钟发生器通过信号输出将采样时钟信号、第一数据时钟信号和第二数据时钟信号分别输入至数模转换器的采样时钟端口、数模转换器的第一数据时钟端口和FPGA芯片的第二数据时钟端口。
4.根据权利要求1所述的一种基于数模转换器的多板同步时钟架构，其特征在于，在所述FPGA时钟同步***中，每一个所述FPGA芯片能与至少一个数模转换器成一组数据单元，所述多级时钟树框架对每一组数据单元保持采样时钟信号、第一数据时钟信号和第二数据时钟信号的信号输入。
5.根据权利要求1所述的一种基于数模转换器的多板同步时钟架构，其特征在于，所述时钟发生器包括：
采集选择模块：包括信号采集器和同步选择器，所述信号采集器用于接收外部的同步信号并将其转换为数字控制信号，所述同步选择器用于根据同步信号的状态选择不同的时钟源进行同步操作；
同步发生模块：包括同步状态机，所述同步状态机用于将外部参考时钟信号与内部的数据时钟信号进行同步以实现时钟信号的同步和管理；
输出控制模块：包括重定时器和时钟门控器，所述重定时器用于延迟信号并重新定时信号的上升和下降沿，所述时钟门控器用于在需要时暂停或恢复时钟信号的传输以降低芯片的整体功耗。
6.根据权利要求1所述的一种基于数模转换器的多板同步时钟架构，其特征在于，所述数模转换器包括：
分频模块：用于将接收到的采样时钟信号进行四分频，将分频后的分频时钟信号按照初相分别称呼为0°、90°、180°和270°时钟；
寄存器模块：用于在第一数据时钟信号的上升沿或下降沿时刻，将数模转换器上输入至第一数据输入端口和第二数据输入端口输入的参考处理数据进行锁存；
相位比较模块：用于计算出分频后输出的各分频时钟信号在与第一数据时钟信号相位差值，且用于计算出第一数据时钟信号的上升沿到采样时钟信号上升沿的时间长度；
延时模块：用于将从寄存器模块中取出的分频数据时钟信号进行延时，所述延时的周期间隔长度与相位比较模块计算出的各分频时钟信号与第一数据时钟信号的相位差值相等。
7.一种基于数模转换器的多板同步方法，其特征在于，该方法包括：
步骤S1：将参考时钟信号输入至由多个时钟发生器组成的多级时钟树中，通过多级时钟树中的两级时钟发生器对信号进行初步同步处理，利用时钟发生器检测并转换同步信号，并根据同步信号的不同状态选择相应的时钟源，且通过同步状态机将外部参考时钟信号与内部时钟信号进行同步；
步骤S2：对同步后的数据时钟信号进行同步判别以确认是否需要延时或重新定时，判别结束后将以采样时钟信号、第一数据时钟信号和第二数据时钟信号的形式分别输出至FPGA时钟同步***上数模转换器的采样时钟端口、数模转换器的第一数据时钟端口和FPGA芯片的第二数据时钟端口；
步骤S3：将FPGA芯片中有关数模转换器的参考处理数据分别输入至数模转换器的第一数据输入端口和第二数据输入端口，在第一数据时钟信号的上升沿和下降沿处，通过数模转换器同时对第一数据输入端口和第二数据输入端口的两路参考处理数据进行采样；
步骤S4：之后通过数模转换器，分别将第一数据时钟信号和采样时钟信号的四分频的0°和90°时钟进行相位比较，根据结果调整数模转换器的输出延迟，最后将多片数模转换器输出的模拟信号接入到示波器，观察多个通道的同步结果。
8.根据权利要求7所述的一种基于数模转换器的多板同步方法，其特征在于，所述同步状态机的工作方法包括：
步骤A1：配置一阶时钟发生器和二阶时钟发生器的每一路时钟的参数，包括同步所需的时钟频率、分频系数和延时周期，配置完成后进入等待开始同步信号状态，并在每一次配置后进行参数配置校对，若未能正常传输则进行重新配置或参数校对；
步骤A2：收到开始同步信号后，关闭使能同步的时钟通道，以避免使能同步通道分频器对同步信号造成干扰，同时同步计数器开始计数，后等待同步信号的周期计数完成；
步骤A3：等待内部同步计数器完成计数后，再启动时钟通道和脉冲发生器通道，利用脉冲生成器根据需要来产生不同频率和相位的脉冲信号以完成同步脉冲。
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|---|---|---|---|
| CN202310948669.2A CN116931658A (zh) | 2023-07-31 | 2023-07-31 | 一种基于数模转换器的多板同步时钟架构及方法 |
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| CN (1) | CN116931658A (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117608951A (zh) * | 2023-11-30 | 2024-02-27 | 中国人民解放军国防科技大学 | 一种用于大规模fpga平台的跨时钟域采样电路及方法 |
| CN117762190A (zh) * | 2023-12-21 | 2024-03-26 | 成都玖锦科技有限公司 | 一种数字域下的信号相位对齐方法 |
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2023
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117608951A (zh) * | 2023-11-30 | 2024-02-27 | 中国人民解放军国防科技大学 | 一种用于大规模fpga平台的跨时钟域采样电路及方法 |
| CN117608951B (zh) * | 2023-11-30 | 2024-05-10 | 中国人民解放军国防科技大学 | 一种用于大规模fpga平台的跨时钟域采样电路及方法 |
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