JPH0230178A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0230178A JPH0230178A JP63179156A JP17915688A JPH0230178A JP H0230178 A JPH0230178 A JP H0230178A JP 63179156 A JP63179156 A JP 63179156A JP 17915688 A JP17915688 A JP 17915688A JP H0230178 A JPH0230178 A JP H0230178A
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/39—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using thyristors or the avalanche or negative resistance type, e.g. PNPN, SCR, SCS, UJT
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
- G11C2211/561—Multilevel memory cell aspects
- G11C2211/5614—Multilevel memory cell comprising negative resistance, quantum tunneling or resonance tunneling elements
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
エミッタ電流またはソース電流が負性微分特性を有する
トランジスタを使用した半導体記憶装置に関し、 少ない素子数および単純化された構成で高速動作および
大集積化が可能であり、且つ、設計自由度が高い半導体
記憶装置を提供することを目的とし、 トランジスタと、抵抗手段とを具備する半導体記憶装置
であって、前記トランジスタはエミッタ電流またはソー
ス電流が負性微分特性を有し、該トランジスタのコレク
タまたはドレインには第１の電源電圧を印加し、該トラ
ンジスタのエミッタまたはソースには前記抵抗手段を介
して第２の電源電圧を印加し、そして、該トランジスタ
のベースまたはゲートには２つの異なる動作状態を選択
的に保持する入力信号を供給し、前記エミッタまたはソ
ースと前記抵抗手段との接続個所から出力信号を取り出
すように構成する。
トランジスタを使用した半導体記憶装置に関し、 少ない素子数および単純化された構成で高速動作および
大集積化が可能であり、且つ、設計自由度が高い半導体
記憶装置を提供することを目的とし、 トランジスタと、抵抗手段とを具備する半導体記憶装置
であって、前記トランジスタはエミッタ電流またはソー
ス電流が負性微分特性を有し、該トランジスタのコレク
タまたはドレインには第１の電源電圧を印加し、該トラ
ンジスタのエミッタまたはソースには前記抵抗手段を介
して第２の電源電圧を印加し、そして、該トランジスタ
のベースまたはゲートには２つの異なる動作状態を選択
的に保持する入力信号を供給し、前記エミッタまたはソ
ースと前記抵抗手段との接続個所から出力信号を取り出
すように構成する。
本発明は半導体記憶装置に関し、特に、エミッタ電流ま
たはソース電流が負性微分特性を有するトランジスタ、
例えば、共鳴トンネリング障壁をキャリアの注入源とす
る共鳴トンネリングトランジスタ（Ｒｅｓｏｎａｎｔ−
Ｔｕｎｎｅｌｉｎｇ Ｔｒａｎｓｉｓｔｏｒ ： ＲＴ
Ｔ）を使用した半導体記憶装置に関する。
たはソース電流が負性微分特性を有するトランジスタ、
例えば、共鳴トンネリング障壁をキャリアの注入源とす
る共鳴トンネリングトランジスタ（Ｒｅｓｏｎａｎｔ−
Ｔｕｎｎｅｌｉｎｇ Ｔｒａｎｓｉｓｔｏｒ ： ＲＴ
Ｔ）を使用した半導体記憶装置に関する。
近年、高速動作が可能な素子として共鳴トンネリング障
壁をキャリアの注入源とし、エミッタ電流が負性微分特
性を有する共鳴トンネリング・ホットエレクトロン・ト
ランジスタ（Ｒｅｓｏｎａｎ ｔ−Ｔｕｎｎｅｌｉｎｇ
ｆｌｏｔ−Ｆ！１ｅｃｔｒｏｎ Ｔｒａｎｓｉｓｔｏ
ｒ： ＲＨＥ Ｔ）や共鳴トンネリング・バイポーラ・
トランジスタ（Ｒｅｓｏｎａｎｔ−Ｔｕｒ＋ｎｅｌｉｎ
′ｇＢｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ： ＲＢ
Ｔ）等の共鳴トンネリングトランジスタ（ＲＴＴ）が実
用化されつつある。さらに、最近では、共鳴トンネリン
グトランジスタとして共鳴トンネリング障壁をキャリア
の注入源とし、ソース電流に負性微分特性を持たせたＦ
ＥＴも研究開発されている。
壁をキャリアの注入源とし、エミッタ電流が負性微分特
性を有する共鳴トンネリング・ホットエレクトロン・ト
ランジスタ（Ｒｅｓｏｎａｎ ｔ−Ｔｕｎｎｅｌｉｎｇ
ｆｌｏｔ−Ｆ！１ｅｃｔｒｏｎ Ｔｒａｎｓｉｓｔｏ
ｒ： ＲＨＥ Ｔ）や共鳴トンネリング・バイポーラ・
トランジスタ（Ｒｅｓｏｎａｎｔ−Ｔｕｒ＋ｎｅｌｉｎ
′ｇＢｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ： ＲＢ
Ｔ）等の共鳴トンネリングトランジスタ（ＲＴＴ）が実
用化されつつある。さらに、最近では、共鳴トンネリン
グトランジスタとして共鳴トンネリング障壁をキャリア
の注入源とし、ソース電流に負性微分特性を持たせたＦ
ＥＴも研究開発されている。
このようなＲＴＴ素子において、ベース・エミッタ電流
（または、ゲート・ソース間電圧）に対するエミッタ電
流（または、ソース電流）は、増加、減少および再増加
するＮ字型の特性を有している。上記したＲＴＴ素子以
外にも、エミッタ電流またはソース電流が負性微分特性
を有するトランジスタとしては、例えば、実空間遷移ト
ランジスタが知られている。
（または、ゲート・ソース間電圧）に対するエミッタ電
流（または、ソース電流）は、増加、減少および再増加
するＮ字型の特性を有している。上記したＲＴＴ素子以
外にも、エミッタ電流またはソース電流が負性微分特性
を有するトランジスタとしては、例えば、実空間遷移ト
ランジスタが知られている。
ところで、半導体記憶装置の高速化および大集積化の要
求に伴って、半導体記憶装置の基本セルの構成を単純化
するごとが注目されている。すなわち、例えば、従来の
一般的なスタティック・ランダム・アクセス・メモリ（
Ｓｔａｔｉｃ Ｒａｎｄｏｍ ＡｃｃｅｓｓＭｅｍｏｒ
ｙ： Ｓ ＲＡ Ｍ）は、交差接続された一対のトラン
ジスタ、並びに、複数の抵抗器またはダイオード等によ
りフリップフロップ（基本セル）を構成し、２つの異な
る動作状態を選択的に保持するようになされている。し
かし、従来のＳＲＡＭは基本セルを構成する素子数が多
いため、例えば、トランジスタ等を小型化する微細技術
に依存していたのでは、近年の高速化および大集積化の
要求に応えるには限界となりつつある。そこで、より少
ない素子数で、しかも、−層重純化された基本セルによ
り２つの異なる動作状態を選択的に保持する半導体記憶
装置（例えば、ＳＲＡＭ）が必要とされている。
求に伴って、半導体記憶装置の基本セルの構成を単純化
するごとが注目されている。すなわち、例えば、従来の
一般的なスタティック・ランダム・アクセス・メモリ（
Ｓｔａｔｉｃ Ｒａｎｄｏｍ ＡｃｃｅｓｓＭｅｍｏｒ
ｙ： Ｓ ＲＡ Ｍ）は、交差接続された一対のトラン
ジスタ、並びに、複数の抵抗器またはダイオード等によ
りフリップフロップ（基本セル）を構成し、２つの異な
る動作状態を選択的に保持するようになされている。し
かし、従来のＳＲＡＭは基本セルを構成する素子数が多
いため、例えば、トランジスタ等を小型化する微細技術
に依存していたのでは、近年の高速化および大集積化の
要求に応えるには限界となりつつある。そこで、より少
ない素子数で、しかも、−層重純化された基本セルによ
り２つの異なる動作状態を選択的に保持する半導体記憶
装置（例えば、ＳＲＡＭ）が必要とされている。
この高速化および大集積化の要求に応えるものとして、
本出願人は、特願昭６２−１０３２０６号において、共
鳴トンネリング障壁をキャリアの注入源とする共鳴トン
ネリングトランジスダを使用した半導体記憶装置を提案
した。
本出願人は、特願昭６２−１０３２０６号において、共
鳴トンネリング障壁をキャリアの注入源とする共鳴トン
ネリングトランジスダを使用した半導体記憶装置を提案
した。
第８図は従来の半導体記憶装置の一例の原理を示す回路
図であり、第９図は第８図の半導体記憶装置の動作を説
明するための図である。この第８図に示す半導体記憶装
置は、ベース電流が負性微分特性を有し、且つ、コレク
タ電流が該負性微分特性が現れてから大きく流れるＲＴ
Ｔを使用するものである。
図であり、第９図は第８図の半導体記憶装置の動作を説
明するための図である。この第８図に示す半導体記憶装
置は、ベース電流が負性微分特性を有し、且つ、コレク
タ電流が該負性微分特性が現れてから大きく流れるＲＴ
Ｔを使用するものである。
第８図に示されるように、従来の半導体記憶装置、例え
ば、ＳＲＡＭ等に使用するためのフリップ・フロップ回
路は、ＲＨＢＴ等のＲＴＴＩＯＩのコレクタに電源電圧
ＶＣＣを印加し、エミッタを接地（電源電圧ＶＥＥに接
続）し、そして、ベースに抵抗器１０２を接続するよう
になされている。
ば、ＳＲＡＭ等に使用するためのフリップ・フロップ回
路は、ＲＨＢＴ等のＲＴＴＩＯＩのコレクタに電源電圧
ＶＣＣを印加し、エミッタを接地（電源電圧ＶＥＥに接
続）し、そして、ベースに抵抗器１０２を接続するよう
になされている。
ここで、第８図に示す半導体記憶装置に使用するＲＴＴ
ｌは、そのベース電流■、がベース・エミッタ間電圧Ｖ
ＩＥに対して、第９図中の実線で示されるようなＮ字型
の負性微分特性を有し、且つ、そのコレクタ電流１ｃが
第９図中の破線で示されるようなベース電流■、の負性
微分特性が現れてから大きく流れる特性を有するもので
ある。そして、第９図から明らかなように、ベース・エ
ミッタ間電圧ＶＩＥ（入力信号ＶＩＮ）が保持電圧ｖ０
２のとき抵抗器１０２で規定される負荷線り、とベース
電流■、のベース電流特性曲線Ｃ１ｌとは２個所の安定
した動作点ＳｅｔおよびＳ。ｔで交わる。すなわち、ベ
ース電流特性曲線Ｃ３と抵抗器１０２による負荷線Ｌ１
とは、入力信号ＶＩＮが電圧ＶＯＩと電圧■。３の間に
あるとき、２個所の安定点で交わることになる。ここで
、ベース電流特性曲線ＣＩＩと抵抗器１０２による負荷
線Ｌ１とは動作点ＳＯＺでも交わることになるが、この
動作点Ｓｏｌはベース電流！、の負性微分領域に存在す
るため不安定点であり、この８０３の状態は保持されな
い。
ｌは、そのベース電流■、がベース・エミッタ間電圧Ｖ
ＩＥに対して、第９図中の実線で示されるようなＮ字型
の負性微分特性を有し、且つ、そのコレクタ電流１ｃが
第９図中の破線で示されるようなベース電流■、の負性
微分特性が現れてから大きく流れる特性を有するもので
ある。そして、第９図から明らかなように、ベース・エ
ミッタ間電圧ＶＩＥ（入力信号ＶＩＮ）が保持電圧ｖ０
２のとき抵抗器１０２で規定される負荷線り、とベース
電流■、のベース電流特性曲線Ｃ１ｌとは２個所の安定
した動作点ＳｅｔおよびＳ。ｔで交わる。すなわち、ベ
ース電流特性曲線Ｃ３と抵抗器１０２による負荷線Ｌ１
とは、入力信号ＶＩＮが電圧ＶＯＩと電圧■。３の間に
あるとき、２個所の安定点で交わることになる。ここで
、ベース電流特性曲線ＣＩＩと抵抗器１０２による負荷
線Ｌ１とは動作点ＳＯＺでも交わることになるが、この
動作点Ｓｏｌはベース電流！、の負性微分領域に存在す
るため不安定点であり、この８０３の状態は保持されな
い。
第９図において、入力信号ＶＩＮを電圧■。、よりも低
い電圧に変化させてから保持電圧■。２に戻すと、動作
点は一方の安定点Ｓｏｌになって保持され、また、入力
信号ＶＩＮを電圧■。、よりも高い電圧に変化させてか
ら保持電圧Ｖ６２に戻すと、動作点は他方の安定点ＳＯ
２になって保持されることになる。
い電圧に変化させてから保持電圧■。２に戻すと、動作
点は一方の安定点Ｓｏｌになって保持され、また、入力
信号ＶＩＮを電圧■。、よりも高い電圧に変化させてか
ら保持電圧Ｖ６２に戻すと、動作点は他方の安定点ＳＯ
２になって保持されることになる。
従って、ＲＴ Ｔ １０１と抵抗器１０２により構成さ
れた基本セルは、入力信号ＶＩＮを変化させることによ
り２つの安定点Ｓ。ｌおよびＳ。ｔを選択的に保持、す
なわち、選択的にデータの書き込みを行うことができる
。
れた基本セルは、入力信号ＶＩＮを変化させることによ
り２つの安定点Ｓ。ｌおよびＳ。ｔを選択的に保持、す
なわち、選択的にデータの書き込みを行うことができる
。
以上において、基本セルの出力は、例えば、ＲＴＴｉｏ
ｌのエミッタと接地間に抵抗器を挿入し、該抵抗器とエ
ミッタとの接続個所から出力信号を取り出すことになる
。また、Ｉ？ＴＴ１０１のコレクタ電流■。は、第９図
中の破線で示されるように、ベース電流■８の負性微分
特性が現れてから大きく流れる特性を持たせるようにし
であるが、これは第８図に示す半導体記憶装置（基本セ
ル）によりＳＩ？ＡＭを構成する場合、２つの安定点に
おける出力コンダクタンスに大きな差を与えて実用性を
向上させるためである。
ｌのエミッタと接地間に抵抗器を挿入し、該抵抗器とエ
ミッタとの接続個所から出力信号を取り出すことになる
。また、Ｉ？ＴＴ１０１のコレクタ電流■。は、第９図
中の破線で示されるように、ベース電流■８の負性微分
特性が現れてから大きく流れる特性を持たせるようにし
であるが、これは第８図に示す半導体記憶装置（基本セ
ル）によりＳＩ？ＡＭを構成する場合、２つの安定点に
おける出力コンダクタンスに大きな差を与えて実用性を
向上させるためである。
上述したように、従来の半導体記憶装置は、例えば、通
常のトランジスタを使用したＳＲＡＭは、その基本セル
となるフリップフロップが一対のトランジスタ、並びに
、複数の抵抗器またはダイオード等を必要とするため、
微細技術を利用してトランジスタ等を小型化しても、近
年の高速化および大集積化の要求に応えるには限界があ
る。また、第８図および第９図を参照して説明した従来
のＲＴＴを使用した半導体記憶装置は、ＲＴＴが高速動
作であり、また、基本セルの素子数が少ないため、高速
化および大集積化の要求に応えることができる。
常のトランジスタを使用したＳＲＡＭは、その基本セル
となるフリップフロップが一対のトランジスタ、並びに
、複数の抵抗器またはダイオード等を必要とするため、
微細技術を利用してトランジスタ等を小型化しても、近
年の高速化および大集積化の要求に応えるには限界があ
る。また、第８図および第９図を参照して説明した従来
のＲＴＴを使用した半導体記憶装置は、ＲＴＴが高速動
作であり、また、基本セルの素子数が少ないため、高速
化および大集積化の要求に応えることができる。
しかし、この従来の半導体記憶装置に使用するＲ Ｔ
Ｔ １０１は、ベース電流■、がベース・エミッタ間電
圧■、に対して、第９図中の実線で示されるような負性
微分特性を有し、且つ、コレクタ電流Ｉ、が第９図中の
破線で示されるようなベース電流Ｉ、の負性微分特性が
現れてから大きく流れる特性を持たせる必要が゛ある。
Ｔ １０１は、ベース電流■、がベース・エミッタ間電
圧■、に対して、第９図中の実線で示されるような負性
微分特性を有し、且つ、コレクタ電流Ｉ、が第９図中の
破線で示されるようなベース電流Ｉ、の負性微分特性が
現れてから大きく流れる特性を持たせる必要が゛ある。
すなわち、従来の半導体記憶装置に使用するＲ Ｔ Ｔ
１０１は、電流利得を故意に低下させるようにして製
造しなければならず、設計自由度が低下すると共に、Ｒ
ＴＴの有する高速動作を抑制することになっていた。さ
らに、ＲＴＴを論理素子（例えば、エクスクル−シブＮ
ＯＲ素子）として利用する場合、従来の提案によれば、
該ＲＴＴのコレクタ電流は負性微分特性を有していなけ
ればならず、上記したコレクタ電流Ｉｃがベース電流Ｉ
、の負性微分特性が現れてから大きく流れる（第９図中
の破線で示される）特性を有するＲＴＴとは異なる工程
により製造することになる。そのため、ＲＴＴを使用し
てエクスクル−シブＮＯＲ素子を構成し、且つ、半導体
記憶装置（基本セル）にもＲＴＴを使用する場合には、
共鳴トンネリング障壁による負性微分特性が異なる共鳴
トンネリングトランジスタを同一の基板内に形成しなけ
ればならなくなる。
１０１は、電流利得を故意に低下させるようにして製
造しなければならず、設計自由度が低下すると共に、Ｒ
ＴＴの有する高速動作を抑制することになっていた。さ
らに、ＲＴＴを論理素子（例えば、エクスクル−シブＮ
ＯＲ素子）として利用する場合、従来の提案によれば、
該ＲＴＴのコレクタ電流は負性微分特性を有していなけ
ればならず、上記したコレクタ電流Ｉｃがベース電流Ｉ
、の負性微分特性が現れてから大きく流れる（第９図中
の破線で示される）特性を有するＲＴＴとは異なる工程
により製造することになる。そのため、ＲＴＴを使用し
てエクスクル−シブＮＯＲ素子を構成し、且つ、半導体
記憶装置（基本セル）にもＲＴＴを使用する場合には、
共鳴トンネリング障壁による負性微分特性が異なる共鳴
トンネリングトランジスタを同一の基板内に形成しなけ
ればならなくなる。
本発明は、上述した従来の半導体記憶装置に鑑み、少な
い素子数および単純化された構成で高速動作および大集
積化が可能であり、且つ、設計自由度が高い半導体記憶
装置を提供することを目的とする。
い素子数および単純化された構成で高速動作および大集
積化が可能であり、且つ、設計自由度が高い半導体記憶
装置を提供することを目的とする。
第１図は本発明に係る半導体記憶装置の原理を示すブロ
ック回路図である。
ック回路図である。
本発明によれば、トランジスタ１と、抵抗手段２とを具
備する半導体記憶装置であって、前記トランジスタ１は
エミッタ電流またはソース電流が負性微分特性を有し、
該トランジスタ１のコレクタまたはドレイン１１には第
１の電源電圧■。、を印加し、該トランジスタ１のエミ
ッタまたはソース１２には前記抵抗手段２を介して第２
の電源電圧ＶＥＥを印加し、そして、該トランジスタ１
のベースまたはゲー）１３には２つの異なる動作状態を
選択的に保持する入力信号■１，４を供給し、前記エミ
ッタまたはソース１２と前記抵抗手段２との接続個所か
ら出力信号Ｖ。ｕｙを取り出すようにしたことを特徴と
する半導体記憶装置が提供される。
備する半導体記憶装置であって、前記トランジスタ１は
エミッタ電流またはソース電流が負性微分特性を有し、
該トランジスタ１のコレクタまたはドレイン１１には第
１の電源電圧■。、を印加し、該トランジスタ１のエミ
ッタまたはソース１２には前記抵抗手段２を介して第２
の電源電圧ＶＥＥを印加し、そして、該トランジスタ１
のベースまたはゲー）１３には２つの異なる動作状態を
選択的に保持する入力信号■１，４を供給し、前記エミ
ッタまたはソース１２と前記抵抗手段２との接続個所か
ら出力信号Ｖ。ｕｙを取り出すようにしたことを特徴と
する半導体記憶装置が提供される。
〔作 用］
上述した構成を有する本発明の半導体記憶装置によれば
、エミッタ電流またはソース電流が負性微分特性を有す
るトランジスタ１のコレクタまたはドレイン１１には第
１の電源電圧ＶＣＣが印加され、トランジスタ１のエミ
ッタまたはソース１２には抵抗手段２を介して第２の電
源電圧Ｖｔ）：が印加され、さらに、トランジスタＩの
ベースまたはゲートＬ３には２つの異なる動作状態を選
択的に保持する入力信号ＶＩＮが供給される。さらに、
トランジスタ１のエミッタまたはソース１２と抵抗手段
２との接続個所から出力信号■。ｕｔが取り出されるよ
うになされている。そして、保持電圧に維持された入力
信号■、を、高レベル信号電圧または低レベル信号電圧
とした後、再び、保持電圧に戻すことによって、半導体
記憶装置をエミッタ電流の特性曲線と抵抗手段２による
負荷線とが交差する２つの安定した動作点に選択的に保
持する。
、エミッタ電流またはソース電流が負性微分特性を有す
るトランジスタ１のコレクタまたはドレイン１１には第
１の電源電圧ＶＣＣが印加され、トランジスタ１のエミ
ッタまたはソース１２には抵抗手段２を介して第２の電
源電圧Ｖｔ）：が印加され、さらに、トランジスタＩの
ベースまたはゲートＬ３には２つの異なる動作状態を選
択的に保持する入力信号ＶＩＮが供給される。さらに、
トランジスタ１のエミッタまたはソース１２と抵抗手段
２との接続個所から出力信号■。ｕｔが取り出されるよ
うになされている。そして、保持電圧に維持された入力
信号■、を、高レベル信号電圧または低レベル信号電圧
とした後、再び、保持電圧に戻すことによって、半導体
記憶装置をエミッタ電流の特性曲線と抵抗手段２による
負荷線とが交差する２つの安定した動作点に選択的に保
持する。
以下、図面を参照して本発明に係る半導体記憶装置の一
実施例を説明する。
実施例を説明する。
第２図は本発明の半導体記憶装置の一実施例を示す回路
図であり、第３図は第２図の半導体記憶装置に使用する
共鳴トンネリング・ホットエレクトロン・トランジスタ
の特性を示す図である。
図であり、第３図は第２図の半導体記憶装置に使用する
共鳴トンネリング・ホットエレクトロン・トランジスタ
の特性を示す図である。
本実施例は、エミッタ電流またはソース電流が負性微分
特性を有するトランジスタ（例えば、ＲＴＴ）として共
鳴トンネリング・ホットエレクトロン・トランジスタ（
ＲＩＩ［！Ｔ） １を使用したものである。ＲＨＥＴＩ
のコレクタ１１には高電位の電源電圧ＶＣＣが印加され
、エミッタ１２には抵抗器２を介して低電位（例えば、
零ボルト）の電源電圧■、が印加され、さらに、ベース
１３には入力信号ＶＩＮが供給されている。そして、Ｒ
ＨＥＴＩのエミッタ１２と抵抗器２との接続個所から出
力信号ＶＯＵアが取り出されるようになされ°ζいる。
特性を有するトランジスタ（例えば、ＲＴＴ）として共
鳴トンネリング・ホットエレクトロン・トランジスタ（
ＲＩＩ［！Ｔ） １を使用したものである。ＲＨＥＴＩ
のコレクタ１１には高電位の電源電圧ＶＣＣが印加され
、エミッタ１２には抵抗器２を介して低電位（例えば、
零ボルト）の電源電圧■、が印加され、さらに、ベース
１３には入力信号ＶＩＮが供給されている。そして、Ｒ
ＨＥＴＩのエミッタ１２と抵抗器２との接続個所から出
力信号ＶＯＵアが取り出されるようになされ°ζいる。
ごごで、本実施例の半導体記憶装置に使用するＲ ＨＥ
Ｔ １は、第３図に示されるように、横軸にとったベ
ース・エミッタ間電圧Ｖ□（入力信号■１、）の増大に
伴って、縦軸のエミッタ電流Ｉ。
Ｔ １は、第３図に示されるように、横軸にとったベ
ース・エミッタ間電圧Ｖ□（入力信号■１、）の増大に
伴って、縦軸のエミッタ電流Ｉ。
が増加、減少および再増加するような特性（Ｎ字型特性
：負性微分特性）を有している。また、コレクタ電流Ｉ
、についても、エミッタ電流Ｉ、と同様に、入力信号Ｖ
ＩＮの増大に伴って、増加、減少および再増加する負性
微分特性を有している。
：負性微分特性）を有している。また、コレクタ電流Ｉ
、についても、エミッタ電流Ｉ、と同様に、入力信号Ｖ
ＩＮの増大に伴って、増加、減少および再増加する負性
微分特性を有している。
スナわち、エミッタ電流■、およびコレクタ電流Ｉｃは
、入力信号ＶＩＮの増大に伴って、零からピーク３１Ｅ
および３１．まで増加し、ビーク３１．および３１ｃか
らバレー３２．および３２．まで減少し、そして、バレ
ー３２．および３２ｃの先は再び増加するＮ字型の特性
を有している。このような特性を有するＲＴＴは、設計
自由度が高く、また、ＲＴＴの有する高速動作を＋・分
に発揮させることができる。さらに、コレクタ電流ＩＣ
が負性微分特性を有するＲＴＴを使用してエクスクル−
シブＮＯＲ素子を構成し、且つ、エミッタ電流！、が負
性微分特性を存するＲＴＴを使用して半導体記憶装置（
基本セル）を構成する場合、同じ特性を有するＲＴＴを
同一基板に対して同時に形成することができるごとにな
る。
、入力信号ＶＩＮの増大に伴って、零からピーク３１Ｅ
および３１．まで増加し、ビーク３１．および３１ｃか
らバレー３２．および３２．まで減少し、そして、バレ
ー３２．および３２ｃの先は再び増加するＮ字型の特性
を有している。このような特性を有するＲＴＴは、設計
自由度が高く、また、ＲＴＴの有する高速動作を＋・分
に発揮させることができる。さらに、コレクタ電流ＩＣ
が負性微分特性を有するＲＴＴを使用してエクスクル−
シブＮＯＲ素子を構成し、且つ、エミッタ電流！、が負
性微分特性を存するＲＴＴを使用して半導体記憶装置（
基本セル）を構成する場合、同じ特性を有するＲＴＴを
同一基板に対して同時に形成することができるごとにな
る。
Ｎ字型特性を有するエミッタ電流特性曲線Ｃ９と抵抗器
２の抵抗値Ｒにより規定される負荷線ＬＲＯとは、２個
所の安定した動作点ＳｔおよびＳ２で交わる。ここで、
負荷線ＬＲは、後に詳述するように入力信号ＶＩＮの値
が保持電圧Ｖ０のときのものである。また、エミッタ電
流特性曲線ＣＥと負荷線ＬＲとは動作点Ｓ、でも交わる
ことになるが、この動作点Ｓ、はエミッタ電流■６の負
性微分領域に存在するため不安定点であり、この３３の
状態は保持されないことになる。
２の抵抗値Ｒにより規定される負荷線ＬＲＯとは、２個
所の安定した動作点ＳｔおよびＳ２で交わる。ここで、
負荷線ＬＲは、後に詳述するように入力信号ＶＩＮの値
が保持電圧Ｖ０のときのものである。また、エミッタ電
流特性曲線ＣＥと負荷線ＬＲとは動作点Ｓ、でも交わる
ことになるが、この動作点Ｓ、はエミッタ電流■６の負
性微分領域に存在するため不安定点であり、この３３の
状態は保持されないことになる。
第４図は第２図の半導体記憶装置の動作を説明するため
の図である。同図において、低レベル規定電圧■１は抵
抗値Ｒによる負荷線Ｌ□（第４図内の破線で示す）とエ
ミッタ電流特性曲線ＣＥとが該エミッタ電流特性曲線Ｇ
Ｅのバレー３２Ｅ近傍で接する場合の電圧値であり、ま
た、高レベル規定電圧■２は抵抗値Ｒによる負荷線ＬＩ
Ｉｇ（第４図内の破線で示す）とエミッタ電流特性曲線
Ｃ１とが該エミッタ電流特性曲線Ｃ１のビーク３１Ｅ近
傍で接する場合の電圧値である。
の図である。同図において、低レベル規定電圧■１は抵
抗値Ｒによる負荷線Ｌ□（第４図内の破線で示す）とエ
ミッタ電流特性曲線ＣＥとが該エミッタ電流特性曲線Ｇ
Ｅのバレー３２Ｅ近傍で接する場合の電圧値であり、ま
た、高レベル規定電圧■２は抵抗値Ｒによる負荷線ＬＩ
Ｉｇ（第４図内の破線で示す）とエミッタ電流特性曲線
Ｃ１とが該エミッタ電流特性曲線Ｃ１のビーク３１Ｅ近
傍で接する場合の電圧値である。
負荷線りえ。は保持電圧■。および抵抗値Ｒにより規定
されるが、該保持電圧■。はエミッタ電流特性曲線Ｃ５
と負荷線り、。とが２つの安定点Ｓ。
されるが、該保持電圧■。はエミッタ電流特性曲線Ｃ５
と負荷線り、。とが２つの安定点Ｓ。
およびＳ２で交差するように設定する必要があり、概略
、低レベル規定電圧Ｖ、と高レベル規定電圧■２との中
間の電圧値に設定するのが好ましい。
、低レベル規定電圧Ｖ、と高レベル規定電圧■２との中
間の電圧値に設定するのが好ましい。
低レベル信号電圧ｖＬは、ＲＴＴＩおよび抵抗器２を備
えた第２図の半導体記憶装置（基本セル）を安定した動
作点Ｓｌに移動させて保持するための電圧を示し、低レ
ベル規定電圧ｖ１よりも低い電圧値に設定する必要があ
る。また、高レベル信号電圧Ｖ１１は、基本セルを安定
した動作点Ｓ２に移動させて保持するための電圧を示し
、高レベル規定電圧Ｖ２よりも高い電圧値に設定する必
要がある。
えた第２図の半導体記憶装置（基本セル）を安定した動
作点Ｓｌに移動させて保持するための電圧を示し、低レ
ベル規定電圧ｖ１よりも低い電圧値に設定する必要があ
る。また、高レベル信号電圧Ｖ１１は、基本セルを安定
した動作点Ｓ２に移動させて保持するための電圧を示し
、高レベル規定電圧Ｖ２よりも高い電圧値に設定する必
要がある。
第５図は第４図の半導体記憶装置の動作を説明するため
の信号波形図であり、同図（ａ）は入力信号を示し、同
図（ｂ）は出力信号を示すものである。
の信号波形図であり、同図（ａ）は入力信号を示し、同
図（ｂ）は出力信号を示すものである。
前述したようにして設定された保持電圧■。、低レベル
信号電圧■、および高レベル信号電圧ｖＨを使用するこ
とにより、第２図の基本セルに安定した２つの異なる動
作状態を選択的に保持させることができる。例えば、基
本セルが安定点Ｓ１の状態で保持電圧■。が印加されて
いるとき、出力信号Ｖ。ｕ７は高レベル信号Ｖ。、アＨ
（・■。−■、υとなっているが、入力信号Ｖｌｌｌと
して高レベル信号電圧Ｖ、を与えた後、再び保持電圧ｖ
０を印加すると、高レベル信号電圧■□は高レベル規定
電圧ｖ２よりも電位が高いので、エミッタ電流特性曲線
Ｃｔと負荷綿ＬＲＨとの交点Ｓ４を通る経路１ｌ−２（
第４図中の二点鎖線で示す）を経て安定点Ｓ２に到り、
この安定点Ｓ２の状態が保持される。このときの出力信
号■。ｕＴは低レベル信号■。ｕＴＬ（・Ｖ６ Ｖｉ
ｚ）となっている。
信号電圧■、および高レベル信号電圧ｖＨを使用するこ
とにより、第２図の基本セルに安定した２つの異なる動
作状態を選択的に保持させることができる。例えば、基
本セルが安定点Ｓ１の状態で保持電圧■。が印加されて
いるとき、出力信号Ｖ。ｕ７は高レベル信号Ｖ。、アＨ
（・■。−■、υとなっているが、入力信号Ｖｌｌｌと
して高レベル信号電圧Ｖ、を与えた後、再び保持電圧ｖ
０を印加すると、高レベル信号電圧■□は高レベル規定
電圧ｖ２よりも電位が高いので、エミッタ電流特性曲線
Ｃｔと負荷綿ＬＲＨとの交点Ｓ４を通る経路１ｌ−２（
第４図中の二点鎖線で示す）を経て安定点Ｓ２に到り、
この安定点Ｓ２の状態が保持される。このときの出力信
号■。ｕＴは低レベル信号■。ｕＴＬ（・Ｖ６ Ｖｉ
ｚ）となっている。
また、例えば、基本セルが安定点３ｇの状態で、保持電
圧Ｖ０が印加されているとき、出力信号ＶＯＬＩＴは低
レベル信号Ｖ。ｔｌ？Ｌとなっているが、入力信号ＶＩ
Ｎとして低レベル信号電圧ＶＬを与えた後、再び保持電
圧■。を印加すると、低レベル信号電圧■、は低レベル
規定電圧■１よりも電位が低いので、エミッタ電流特性
曲線ＣＥと負荷線Ｌ Ｈ１＋との交点Ｓ、を通る経路！
２２−＋（第４図中の二点鎖線で示す）を経て安定点Ｓ
１に到り、この安定点Ｓ１の状態が保持される。このと
きの出力信号■。、Ｔは高レベル信号Ｖ。ＵＴＨとなっ
ている。
圧Ｖ０が印加されているとき、出力信号ＶＯＬＩＴは低
レベル信号Ｖ。ｔｌ？Ｌとなっているが、入力信号ＶＩ
Ｎとして低レベル信号電圧ＶＬを与えた後、再び保持電
圧■。を印加すると、低レベル信号電圧■、は低レベル
規定電圧■１よりも電位が低いので、エミッタ電流特性
曲線ＣＥと負荷線Ｌ Ｈ１＋との交点Ｓ、を通る経路！
２２−＋（第４図中の二点鎖線で示す）を経て安定点Ｓ
１に到り、この安定点Ｓ１の状態が保持される。このと
きの出力信号■。、Ｔは高レベル信号Ｖ。ＵＴＨとなっ
ている。
以上のように、保持電圧■。に維持された入力信号ＶＩ
Ｎを、高レベル信号電圧ｖＮまたは低レベル信号電圧■
、とした後、再び、保持電圧ｖ０に戻すごとによって、
すなわち、保持電圧Ｖ０に維持された入力信号ＶＩＮに
対して裔レベル信号電圧■□または低レベル信号電圧Ｖ
、のパルスを与えることによって、エミッタ電流特性曲
線Ｃ１と負荷線５口とが交差する２つの安定点Ｓ、およ
びＳ２の状態で選択的に保持することができる。このと
き、基本セルの出力信号７００丁は、安定点Ｓ１の状態
が保持されているとき高レベル信号ＶＯＵＴＨとなり、
安定点Ｓ２の状態が保持されているとき低レベル信号■
。ＬＩＴＬとなる。従って、入力信号Ｖ、、４に対して
高レベル信号電圧Ｖイのパルスが与えられると、低レベ
ル信号Ｖ。ＵＴＬが継続的に出力され、また、入力信号
ＶＩＮに対して低レベル信号電圧■。
Ｎを、高レベル信号電圧ｖＮまたは低レベル信号電圧■
、とした後、再び、保持電圧ｖ０に戻すごとによって、
すなわち、保持電圧Ｖ０に維持された入力信号ＶＩＮに
対して裔レベル信号電圧■□または低レベル信号電圧Ｖ
、のパルスを与えることによって、エミッタ電流特性曲
線Ｃ１と負荷線５口とが交差する２つの安定点Ｓ、およ
びＳ２の状態で選択的に保持することができる。このと
き、基本セルの出力信号７００丁は、安定点Ｓ１の状態
が保持されているとき高レベル信号ＶＯＵＴＨとなり、
安定点Ｓ２の状態が保持されているとき低レベル信号■
。ＬＩＴＬとなる。従って、入力信号Ｖ、、４に対して
高レベル信号電圧Ｖイのパルスが与えられると、低レベ
ル信号Ｖ。ＵＴＬが継続的に出力され、また、入力信号
ＶＩＮに対して低レベル信号電圧■。
のパルスが与えられると、高レベル信号■。ＵＴ□が継
続的に出力されることになり、これら２つの異なる出力
信号によりデータの保持を行うことができる。また、こ
れらの出力信号■。ｕＴＨおよび■。ＵＴＬは、入力信
号ＶＩＮを反転したものとなっており、この基本セルに
より記憶機能を有するインバータ等の論理回路を構成す
ることもでき、応用範囲を増大することができる。さら
に、本実施例の半導体記憶装置は、エミッタから出力を
取り出すようになされているが、この出力信号はトラン
ジスタ１が有するＮ字型特性のために所定のゲインを持
つごとになり、その結果、本実施例の半導体記憶装置は
直接次段の回路に接続することができる。
続的に出力されることになり、これら２つの異なる出力
信号によりデータの保持を行うことができる。また、こ
れらの出力信号■。ｕＴＨおよび■。ＵＴＬは、入力信
号ＶＩＮを反転したものとなっており、この基本セルに
より記憶機能を有するインバータ等の論理回路を構成す
ることもでき、応用範囲を増大することができる。さら
に、本実施例の半導体記憶装置は、エミッタから出力を
取り出すようになされているが、この出力信号はトラン
ジスタ１が有するＮ字型特性のために所定のゲインを持
つごとになり、その結果、本実施例の半導体記憶装置は
直接次段の回路に接続することができる。
第６図は本発明の半導体記憶装置の他の実施例を示す回
路図である。また、第７図は第６図の半導体記憶装置の
動作を説明するための信号波形図であり、同図（ａ）は
入力信号を示し、同図（ｂ）は出力信号を示すものであ
る。第６図に示される半導体記憶装置は、ＲＴＴＩのエ
ミッタ１２と低電位電源■。との間に抵抗器２１を挿入
し、エミッタ１２と抵抗器２１との接続個所から第１の
出力信号Ｖ。Ｕア。
路図である。また、第７図は第６図の半導体記憶装置の
動作を説明するための信号波形図であり、同図（ａ）は
入力信号を示し、同図（ｂ）は出力信号を示すものであ
る。第６図に示される半導体記憶装置は、ＲＴＴＩのエ
ミッタ１２と低電位電源■。との間に抵抗器２１を挿入
し、エミッタ１２と抵抗器２１との接続個所から第１の
出力信号Ｖ。Ｕア。
を取り出し、さらに、高電位電源ＶＣＣとＲＴＴ １の
コレクタ１１との間に抵抗器２２を挿入し、コレクタ１
１と抵抗器２２との接続個所から第２の出力信号ＶＯＵ
ア２を取り出すように構成したものである。ごこで、第
７図に示されるように、第１の出力信号ＶＯＵＴ＋と第
２の出力信号■。Ｌｌ□とはそれぞれの高レベル出力と
低レベル出力が反転しており、反転した２つの出力信号
を必要とする場合に好適なものであり、これら反転した
２つの出力信号を利用することにより誤動作を低減する
ことができる。
コレクタ１１との間に抵抗器２２を挿入し、コレクタ１
１と抵抗器２２との接続個所から第２の出力信号ＶＯＵ
ア２を取り出すように構成したものである。ごこで、第
７図に示されるように、第１の出力信号ＶＯＵＴ＋と第
２の出力信号■。Ｌｌ□とはそれぞれの高レベル出力と
低レベル出力が反転しており、反転した２つの出力信号
を必要とする場合に好適なものであり、これら反転した
２つの出力信号を利用することにより誤動作を低減する
ことができる。
また、２つの出力信号■。Ｕ□およびＶ。ＵＴｔの差電
圧を利用すればより一層大きな電位差を有する高レベル
信号電圧■。ＬｌｆＨＨおよび低レベル信号電圧Ｖ ０
ＬＩＴＬＬを得ることができる。
圧を利用すればより一層大きな電位差を有する高レベル
信号電圧■。ＬｌｆＨＨおよび低レベル信号電圧Ｖ ０
ＬＩＴＬＬを得ることができる。
以上、詳述したように、本発明の半導体記憶装置は、例
えば、従来のＳＲＡＭに比して、高速動作が可能なＲＴ
Ｔ素子および抵抗器を使用しているため、高速動作を行
うことができると共に、集積度を一層向上させることが
できる。また、従来のＲＴＴを使用した半導体記憶装置
に比して、ＲＴＴ素子の電流利得を故意に低下させるよ
うにして製造する必要がないため、設計自由度が高く、
また、ＲＴＴの有する高速動作を十分に発揮させること
ができる。さらに、本発明の半導体記憶装置は、コレク
タ電流が負性微分特性を有するＲＴＴを使用したエクス
クル−シブＮＯＲ素子を同−暴仮に対して同時に形成す
ることができる。
えば、従来のＳＲＡＭに比して、高速動作が可能なＲＴ
Ｔ素子および抵抗器を使用しているため、高速動作を行
うことができると共に、集積度を一層向上させることが
できる。また、従来のＲＴＴを使用した半導体記憶装置
に比して、ＲＴＴ素子の電流利得を故意に低下させるよ
うにして製造する必要がないため、設計自由度が高く、
また、ＲＴＴの有する高速動作を十分に発揮させること
ができる。さらに、本発明の半導体記憶装置は、コレク
タ電流が負性微分特性を有するＲＴＴを使用したエクス
クル−シブＮＯＲ素子を同−暴仮に対して同時に形成す
ることができる。
以上において、本発明の半導体記憶装置に使用するトラ
ンジスタはＲＨＥＴとして説明されているが、Ｒ１−Ｊ
ＥＴの他に、エミッタ電流が負性微分特性を有するＲＢ
Ｔおよびソース電流が負性微分特性を有するＦＥＴ等の
共鳴トンネリング障壁をキャリアの注入源とし、エミッ
タ電流またはソース電流が負性微分特性を有するＲＴＴ
を使用することができる。さらに、本発明の半導体記憶
装置に使用するトランジスタは、ＲＴＴ以外にもエミッ
タ電流またはソース電流が負性微分特性を有するもので
あればよいのはいうまでもない。
ンジスタはＲＨＥＴとして説明されているが、Ｒ１−Ｊ
ＥＴの他に、エミッタ電流が負性微分特性を有するＲＢ
Ｔおよびソース電流が負性微分特性を有するＦＥＴ等の
共鳴トンネリング障壁をキャリアの注入源とし、エミッ
タ電流またはソース電流が負性微分特性を有するＲＴＴ
を使用することができる。さらに、本発明の半導体記憶
装置に使用するトランジスタは、ＲＴＴ以外にもエミッ
タ電流またはソース電流が負性微分特性を有するもので
あればよいのはいうまでもない。
以上、詳述したように、本発明に係る半導体記憶装置は
、エミッタ電流またはソース電流が負性微分特性を有す
るトランジスタおよび抵抗手段を使用することによって
、少ない素子数および一層単純化された構成で高速動作
および大集積化することができ、且つ、設計自由度を高
くすることができる。
、エミッタ電流またはソース電流が負性微分特性を有す
るトランジスタおよび抵抗手段を使用することによって
、少ない素子数および一層単純化された構成で高速動作
および大集積化することができ、且つ、設計自由度を高
くすることができる。
【図面の簡単な説明】
第１図は本発明に係る半導体記憶装置の原理を示すブロ
ック回路図、 第２図は本発明の半導体記憶装置の一実施例を示す回路
図、 第３図は第２図の半導体記憶装置に使用する共鳴１−ン
ネリング・ホットエレクトロン・トランジスタの特性を
示す図、 第４図は第２図の半導体記憶装置の動作を説明するため
の図、 第５図は第４図の半導体記憶装置の動作を説明するだめ
の信号波形図、 第６図は本発明の半導体記憶装置の他の実施例を示す回
路図、 第７図は第６図の半導体記憶装置の動作を説明するため
の信号波形図、 第８図は従来の半導体記憶装置の一例の原理を示す回路
図、 第９図は第８図の半導体記憶装置の動作を説明するため
の図である。 （符号の説明） １・・・トランジスタ、 ２・・・抵抗手段、 １１・・・コレクタまたはドレイン、 １２・・・エミツタまたはソース、 １３・・・コレクタまたはゲート、 ２１・・・第１の抵抗手段、 ２２・・・第２の抵抗手段、 Ｒ・・・抵抗値、 ＶＣＣ・・・第１の電源電圧、 ＶＥＩ：・・・第２の電源電圧、 ＶＩＮ・・・入力信号、 ＶＯＬＩア・・・出力信号、 νｏｕｔ＋・・・第１の出力信号、 ＶＯＵＴ□・・・第２の出力信号。 ｃｃ ＶｏＵＴ・・・出力信号 本発明に係る半導体記憶装置 の原理を示すブロック回路図 第１図 本発明の半導体記憶装置の 一実施例を示す回路図 第２図 Ｕ ベース・エミ ッタ間電圧ｖＢＥ（”ＩＮ） 第２図の半導体記憶装置に使用する共鳴トンネリング・
ホットエレクトロン・トランジスタの特性を示す７第４
図の半導体記憶装置の動作を説明 するだめの信号波形図 第 図 第２図の半導体記憶装置の動作を説明するだめの図下発
明の半導体記憶装置の 他の実施例を示す回路図 第 図 第６図の半導体記憶装置の動作を説明 するだめの信号波形図 第 図 従来の半導体記憶装置の一例の原理を示す回路図ス・エ
ミッタ間電圧 ｖＢＥ（Ｖｌｎ）
ック回路図、 第２図は本発明の半導体記憶装置の一実施例を示す回路
図、 第３図は第２図の半導体記憶装置に使用する共鳴１−ン
ネリング・ホットエレクトロン・トランジスタの特性を
示す図、 第４図は第２図の半導体記憶装置の動作を説明するため
の図、 第５図は第４図の半導体記憶装置の動作を説明するだめ
の信号波形図、 第６図は本発明の半導体記憶装置の他の実施例を示す回
路図、 第７図は第６図の半導体記憶装置の動作を説明するため
の信号波形図、 第８図は従来の半導体記憶装置の一例の原理を示す回路
図、 第９図は第８図の半導体記憶装置の動作を説明するため
の図である。 （符号の説明） １・・・トランジスタ、 ２・・・抵抗手段、 １１・・・コレクタまたはドレイン、 １２・・・エミツタまたはソース、 １３・・・コレクタまたはゲート、 ２１・・・第１の抵抗手段、 ２２・・・第２の抵抗手段、 Ｒ・・・抵抗値、 ＶＣＣ・・・第１の電源電圧、 ＶＥＩ：・・・第２の電源電圧、 ＶＩＮ・・・入力信号、 ＶＯＬＩア・・・出力信号、 νｏｕｔ＋・・・第１の出力信号、 ＶＯＵＴ□・・・第２の出力信号。 ｃｃ ＶｏＵＴ・・・出力信号 本発明に係る半導体記憶装置 の原理を示すブロック回路図 第１図 本発明の半導体記憶装置の 一実施例を示す回路図 第２図 Ｕ ベース・エミ ッタ間電圧ｖＢＥ（”ＩＮ） 第２図の半導体記憶装置に使用する共鳴トンネリング・
ホットエレクトロン・トランジスタの特性を示す７第４
図の半導体記憶装置の動作を説明 するだめの信号波形図 第 図 第２図の半導体記憶装置の動作を説明するだめの図下発
明の半導体記憶装置の 他の実施例を示す回路図 第 図 第６図の半導体記憶装置の動作を説明 するだめの信号波形図 第 図 従来の半導体記憶装置の一例の原理を示す回路図ス・エ
ミッタ間電圧 ｖＢＥ（Ｖｌｎ）
Claims (1)
- 【特許請求の範囲】 １、トランジスタ（１）と、抵抗手段（２）とを具備す
る半導体記憶装置であって、 前記トランジスタはエミッタ電流またはソース電流が負
性微分特性を有し、 該トランジスタのコレクタまたはドレイン（１１）には
第１の電源電圧（Ｖ＿Ｃ＿Ｃ）を印加し、該トランジス
タのエミッタまたはソース（１２）には前記抵抗手段を
介して第２の電源電圧（Ｖ＿Ｅ＿Ｅ）を印加し、そして
、 該トランジスタのベースまたはゲート（１３）には２つ
の異なる動作状態を選択的に保持する入力信号（Ｖ＿Ｉ
＿Ｎ）を供給し、前記エミッタまたはソースと前記抵抗
手段との接続個所から出力信号（Ｖ＿Ｏ＿Ｕ＿Ｔ）を取
り出すようにしたことを特徴とする半導体記憶装置。 ２、トランジスタ（１）と、第１および第２の抵抗手段
（２１、２２）とを具備する半導体記憶装置であって、 前記トランジスタはエミッタ電流またはソース電流が負
性微分特性を有し、 該トランジスタのコレクタまたはドレイン（１１）には
前記第１の抵抗手段を介して第１の電源電圧（Ｖ＿Ｃ＿
Ｃ）を印加し、 該トランジスタのエミッタまたはソース（１２）には前
記第２の抵抗手段を介して第２の電源電圧（Ｖ＿Ｅ＿Ｅ
）を印加し、そして、 該トランジスタのベースまたはゲート（１３）には２つ
の異なる動作状態を選択的に保持する入力信号（Ｖ＿Ｉ
＿Ｎ）を供給し、前記エミッタまたはソースと前記第１
の抵抗手段との接続個所および前記コレクタまたはドレ
インと前記第２の抵抗手段との接続個所からそれぞれ第
１および第２の出力信号（Ｖ＿Ｏ＿Ｕ＿Ｔ＿１、Ｖ＿Ｏ
＿Ｕ＿Ｔ＿２）を取り出すようにしたことを特徴とする
半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63179156A JP2588590B2 (ja) | 1988-07-20 | 1988-07-20 | 半導体記憶装置 |
| US07/381,768 US5023836A (en) | 1988-07-20 | 1989-07-18 | Semiconductor memory device |
| DE68918367T DE68918367T2 (de) | 1988-07-20 | 1989-07-20 | Halbleiterspeicheranordnung. |
| EP89402068A EP0352193B1 (en) | 1988-07-20 | 1989-07-20 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63179156A JP2588590B2 (ja) | 1988-07-20 | 1988-07-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0230178A true JPH0230178A (ja) | 1990-01-31 |
| JP2588590B2 JP2588590B2 (ja) | 1997-03-05 |
Family
ID=16060927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63179156A Expired - Fee Related JP2588590B2 (ja) | 1988-07-20 | 1988-07-20 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5023836A (ja) |
| EP (1) | EP0352193B1 (ja) |
| JP (1) | JP2588590B2 (ja) |
| DE (1) | DE68918367T2 (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100304813B1 (ko) * | 1992-12-28 | 2001-11-22 | 사와무라 시코 | 부성저항회로와이를사용한슈미트트리거회로 |
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