JPH05303892A - 半導体記憶回路 - Google Patents
半導体記憶回路Info
- Publication number
- JPH05303892A JPH05303892A JP4080193A JP8019392A JPH05303892A JP H05303892 A JPH05303892 A JP H05303892A JP 4080193 A JP4080193 A JP 4080193A JP 8019392 A JP8019392 A JP 8019392A JP H05303892 A JPH05303892 A JP H05303892A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- word line
- cell
- circuit
- type mos
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Abstract
(57)【要約】
【目的】メモリセルC1のセルレシオを高くすること
で、メモリセルC1のデータ保持特性の向上を図る。 【構成】メモリセルC1のワード線Wを駆動するワード
線駆動回路には、メモリセルC1部にかかる電源電圧よ
りも低い電圧を供給する電圧源回路C3が接続されてお
り、ワード線Wのハイレベルが低くなる。このため、メ
モリセルC1の伝達ゲート用NMOSトランジスタの能
力が下がり、セルレシオは高くなって、データ保持特性
が向上する。
で、メモリセルC1のデータ保持特性の向上を図る。 【構成】メモリセルC1のワード線Wを駆動するワード
線駆動回路には、メモリセルC1部にかかる電源電圧よ
りも低い電圧を供給する電圧源回路C3が接続されてお
り、ワード線Wのハイレベルが低くなる。このため、メ
モリセルC1の伝達ゲート用NMOSトランジスタの能
力が下がり、セルレシオは高くなって、データ保持特性
が向上する。
Description
【0001】
【産業上の利用分野】本発明は半導体記憶回路に関し、
特にMOSトランジスタを用いたSRAMのデータ保持
能力の向上を図る回路構成に関する。
特にMOSトランジスタを用いたSRAMのデータ保持
能力の向上を図る回路構成に関する。
【0002】
【従来の技術】従来の半導体記憶回路の一例を、図3に
示す。
示す。
【0003】図3において、本半導体記憶回路は、高抵
抗負荷型メモリセルC1と、ワード線駆動用NORゲー
ト回路C2と、デジット線負荷用p型MOSトランジス
タM5,M6とを備え、電源電圧VCC,VEEが印加
される。
抗負荷型メモリセルC1と、ワード線駆動用NORゲー
ト回路C2と、デジット線負荷用p型MOSトランジス
タM5,M6とを備え、電源電圧VCC,VEEが印加
される。
【0004】ここで、メモリセルC1は、抵抗R1,R
2とN型MOSトランジスタM1〜M4とを有する。抵
抗R1,R2の一端を、それぞれノード(節点)N1,
N2とする。NORゲート回路C2の出力は、ワード線
Wとなり、縦線となる2本のデジット線D,D(反転
値)がある。
2とN型MOSトランジスタM1〜M4とを有する。抵
抗R1,R2の一端を、それぞれノード(節点)N1,
N2とする。NORゲート回路C2の出力は、ワード線
Wとなり、縦線となる2本のデジット線D,D(反転
値)がある。
【0005】メモリセルC1選択時には、デジット線負
荷用P型MOSトランジスタM5,M6の制御信号Y1
はロウレベル,ワード線Wはハイレベルで、通常このハ
イレベルは電源電圧VCCと同等レベルとなっている。
そして、メモリセルC1内のフリップフロップ回路を構
成するデータ保持用n型MOSトランジスタM3,M4
のゲート電位となるノードN1,N2の電位は、トラン
ジスタM3がオフ,トランジスタM4がオン状態とすれ
ば、ノードN1はハイレベル,ノードN2はロウレベル
であり、
荷用P型MOSトランジスタM5,M6の制御信号Y1
はロウレベル,ワード線Wはハイレベルで、通常このハ
イレベルは電源電圧VCCと同等レベルとなっている。
そして、メモリセルC1内のフリップフロップ回路を構
成するデータ保持用n型MOSトランジスタM3,M4
のゲート電位となるノードN1,N2の電位は、トラン
ジスタM3がオフ,トランジスタM4がオン状態とすれ
ば、ノードN1はハイレベル,ノードN2はロウレベル
であり、
〔0〕あるいは〔1〕のデータを保持してい
る。
る。
【0006】
【発明が解決しようとする課題】一般的に、メモリセル
のデータ保持特性の指標として、いわゆるセルレシオが
使われている。セルレシオとは、図3のn型MOSトラ
ンジスタM1のゲート長をLM1,ゲート幅をWM1,ゲー
ト電圧をVGM1 ,M3のゲート長をLM3,ゲート幅をW
M3,ゲート電圧をVGM3 ,n型MOSトランジスタのし
きい値電圧をVTとすると、次式で表される。
のデータ保持特性の指標として、いわゆるセルレシオが
使われている。セルレシオとは、図3のn型MOSトラ
ンジスタM1のゲート長をLM1,ゲート幅をWM1,ゲー
ト電圧をVGM1 ,M3のゲート長をLM3,ゲート幅をW
M3,ゲート電圧をVGM3 ,n型MOSトランジスタのし
きい値電圧をVTとすると、次式で表される。
【0007】セルレシオ={(WM3/LM3)・(VGM3
−VT )2 }/{(WM1/LM1)・(VGM1 −
VT )2 } そして、この値が大きい程、メモリセルのデータ保持特
性は安定する。従来の回路では、セルレシオを大きくし
ようとすれば、データ保持用n型MOSトランジスタM
3のゲート幅を大きくする必要があり、メモリセル面積
が増大し、一方トランジスタサイズを小さくしてメモリ
セル面積の縮少を図ると、メモリセルのデータ保持特性
が劣化するという問題点があった。
−VT )2 }/{(WM1/LM1)・(VGM1 −
VT )2 } そして、この値が大きい程、メモリセルのデータ保持特
性は安定する。従来の回路では、セルレシオを大きくし
ようとすれば、データ保持用n型MOSトランジスタM
3のゲート幅を大きくする必要があり、メモリセル面積
が増大し、一方トランジスタサイズを小さくしてメモリ
セル面積の縮少を図ると、メモリセルのデータ保持特性
が劣化するという問題点があった。
【0008】本発明の目的は、前記問題点を解決し、メ
モリセルのデータ保持特性を劣化させずにセルレシオを
大きくした半導体記憶装置を提供することにある。
モリセルのデータ保持特性を劣化させずにセルレシオを
大きくした半導体記憶装置を提供することにある。
【0009】
【課題を解決するための手段】本発明の半導体記憶回路
の構成は、一対のインバータの入出力端を互いに交差接
続してなるフリップフロップ回路を含んだメモリセルの
ワード線の選択時の電位が、前記メモリセルに与えられ
ている電源電圧よりも低くする手段を設けたことを特徴
とする。
の構成は、一対のインバータの入出力端を互いに交差接
続してなるフリップフロップ回路を含んだメモリセルの
ワード線の選択時の電位が、前記メモリセルに与えられ
ている電源電圧よりも低くする手段を設けたことを特徴
とする。
【0010】
【実施例】図1は本発明の一実施例の半導体記憶回路の
回路図である。
回路図である。
【0011】図1において、本実施例は、定電圧源回路
C3と、ワード線駆動用NORゲート回路C2と、メモ
リセルC1と、デジット線負荷用p型MOSトランジス
タM5,M6とを備え、制御信号Y1が印加され、電源
電圧VCC,VEEが供給されている。
C3と、ワード線駆動用NORゲート回路C2と、メモ
リセルC1と、デジット線負荷用p型MOSトランジス
タM5,M6とを備え、制御信号Y1が印加され、電源
電圧VCC,VEEが供給されている。
【0012】ここで、メモリセルC1は、抵抗R1,R
2,n型MOSトランジスタM1〜M4を有する。NO
Rゲート回路C2の出力はワード線Wとなり、縦方向に
はデジット線D,D(反転値)がある。
2,n型MOSトランジスタM1〜M4を有する。NO
Rゲート回路C2の出力はワード線Wとなり、縦方向に
はデジット線D,D(反転値)がある。
【0013】ワード線Wのレベルを決定するワード線駆
動用NORゲート回路C2は、定電圧源回路C3によっ
て供給される定電源電圧により動作するため、例えば定
電圧源回路C3の出力電圧を4〔V〕に設定すれば、ワ
ード線Wのハイレベルは4〔V〕となる。
動用NORゲート回路C2は、定電圧源回路C3によっ
て供給される定電源電圧により動作するため、例えば定
電圧源回路C3の出力電圧を4〔V〕に設定すれば、ワ
ード線Wのハイレベルは4〔V〕となる。
【0014】図5において、定電圧源回路C3のごく単
純な一例が示されており、抵抗Ra,Rbの比を変えて
やることで、定電圧を出力する。例えば、Ra=1K
Ω,Rb=4KΩ,定電源電圧VCC−VEE=5
〔V〕としてみれば、出力OUTは4〔V〕となる。
純な一例が示されており、抵抗Ra,Rbの比を変えて
やることで、定電圧を出力する。例えば、Ra=1K
Ω,Rb=4KΩ,定電源電圧VCC−VEE=5
〔V〕としてみれば、出力OUTは4〔V〕となる。
【0015】n型MOSトランジスタのしきい値電圧V
T =0.7〔V〕とすると、セルレシオは次のようにな
る。
T =0.7〔V〕とすると、セルレシオは次のようにな
る。
【0016】セルレシオ={(WM3/LM3)・(5−
0.7)2 }/{(WM1/LM1)・(4−0.7)2 }
=1.7×(WM3/LM3)/(WM1/LM1) すなわち、メモリセルのn型MOSトランジスタのサイ
ズを変更することなく、セルレシオを1.7倍にするこ
とができる。又、n型MOSトランジスタM1のインピ
ーダンスは、ゲート電圧が80%になることで、約1.
25倍大きくなり、ノードN1の電位はより下がること
になり、ノードN1とN2の電位差が大きくなり、メモ
リセルC1はより安定することになる。
0.7)2 }/{(WM1/LM1)・(4−0.7)2 }
=1.7×(WM3/LM3)/(WM1/LM1) すなわち、メモリセルのn型MOSトランジスタのサイ
ズを変更することなく、セルレシオを1.7倍にするこ
とができる。又、n型MOSトランジスタM1のインピ
ーダンスは、ゲート電圧が80%になることで、約1.
25倍大きくなり、ノードN1の電位はより下がること
になり、ノードN1とN2の電位差が大きくなり、メモ
リセルC1はより安定することになる。
【0017】これにより、図4に示すように、セル面積
一定の元ではセルレシオを大きくでき、セルレシオ一定
化ではセル面積を縮小できる。図4において、特性線4
1は従来例,特性線42は本実施例である。尚、縦軸は
セル面積,横軸はセルレシオを示す。
一定の元ではセルレシオを大きくでき、セルレシオ一定
化ではセル面積を縮小できる。図4において、特性線4
1は従来例,特性線42は本実施例である。尚、縦軸は
セル面積,横軸はセルレシオを示す。
【0018】図2は本発明の他の実施例を示す回路図で
ある。図2において、本実施例では、デジット線負荷用
のp型MOSトランジスタM5,M6の電源電圧も定電
圧源回路C3により供給する。その他の部分は図1と同
様である。メモリセルC1のノード電位は、デジット線
負荷用p型MOSトランジスタM5,M6とメモリセル
の伝達ゲート用n型MOSトランジスタM1,M2とデ
ータ保持用n型MOSトランジスタM3,M4各々によ
る電源電圧の抵抗分割により決まるため、これらMOS
トランジスタM5,M6の電源電圧を下げると、ロウレ
ベル側のノードのレベルが、より電圧VEEレベルに近
くなり、ノードN1,N2間のレベル差が大きくなる。
これにより、更にデータ保持能力が向上する。
ある。図2において、本実施例では、デジット線負荷用
のp型MOSトランジスタM5,M6の電源電圧も定電
圧源回路C3により供給する。その他の部分は図1と同
様である。メモリセルC1のノード電位は、デジット線
負荷用p型MOSトランジスタM5,M6とメモリセル
の伝達ゲート用n型MOSトランジスタM1,M2とデ
ータ保持用n型MOSトランジスタM3,M4各々によ
る電源電圧の抵抗分割により決まるため、これらMOS
トランジスタM5,M6の電源電圧を下げると、ロウレ
ベル側のノードのレベルが、より電圧VEEレベルに近
くなり、ノードN1,N2間のレベル差が大きくなる。
これにより、更にデータ保持能力が向上する。
【0019】
【発明の効果】以上説明したように、本発明は、メモリ
セルのワード線電位を、メモリセルに与えられている電
源電圧よりも低くしたので、セルレシオを大きくするこ
とができ、メモリセル選択時のデータ保持特性を向上す
ることができ、また十分なセルレシオを持つメモリセル
に関しては、メモリセル面積を縮小することができると
いう効果を有する。
セルのワード線電位を、メモリセルに与えられている電
源電圧よりも低くしたので、セルレシオを大きくするこ
とができ、メモリセル選択時のデータ保持特性を向上す
ることができ、また十分なセルレシオを持つメモリセル
に関しては、メモリセル面積を縮小することができると
いう効果を有する。
【図1】本発明の一実施例の半導体記憶装置を示す回路
図である。
図である。
【図2】本発明の他の実施例の回路図である。
【図3】従来のメモリセルを示す回路図である。
【図4】図1の効果を示す特性図である。
【図5】図1の定電圧源回路の一例を示す回路図であ
る。
る。
C1 メモリセル M1〜M4 n型MOSトランジスタ R1,R2,Ra,Rb 抵抗 M5,M6 デジット線負荷用p型MOSトランジス
タ W ワード線 D,D(反転値) デジット線 C2 ワード線駆動用NORゲート回路 C3 定電圧源回路 41,42 特性線 N1,N2 ノード
タ W ワード線 D,D(反転値) デジット線 C2 ワード線駆動用NORゲート回路 C3 定電圧源回路 41,42 特性線 N1,N2 ノード
Claims (2)
- 【請求項1】 一対のインバータの入出力端を互いに交
差接続してなるフリップフロップ回路をメモリセルに含
む半導体記憶装置において、前記メモリセルが選択状態
にある時のワード線の電位が、前記メモリセル自身に与
えられている電源電圧よりも低くする手段を設けたこと
を特徴とする半導体記憶回路。 - 【請求項2】 前記メモリセルの選択時のデジット線の
電位が、前記ワード線の電位と同等のレベルまで下げる
手段を設けたことを特徴とする請求項1記載の半導体記
憶回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4080193A JPH05303892A (ja) | 1992-04-02 | 1992-04-02 | 半導体記憶回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4080193A JPH05303892A (ja) | 1992-04-02 | 1992-04-02 | 半導体記憶回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05303892A true JPH05303892A (ja) | 1993-11-16 |
Family
ID=13711550
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4080193A Withdrawn JPH05303892A (ja) | 1992-04-02 | 1992-04-02 | 半導体記憶回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05303892A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007066493A (ja) * | 2005-08-02 | 2007-03-15 | Renesas Technology Corp | 半導体記憶装置 |
JP2008065968A (ja) * | 2006-08-10 | 2008-03-21 | Renesas Technology Corp | 半導体記憶装置 |
JP2008521157A (ja) * | 2004-11-18 | 2008-06-19 | フリースケール セミコンダクター インコーポレイテッド | 静的ランダムアクセスメモリ用のワード線ドライバ回路 |
JP2009289308A (ja) * | 2008-05-28 | 2009-12-10 | Toshiba Corp | 半導体記憶装置 |
JP2012053982A (ja) * | 2005-08-02 | 2012-03-15 | Renesas Electronics Corp | 半導体記憶装置 |
-
1992
- 1992-04-02 JP JP4080193A patent/JPH05303892A/ja not_active Withdrawn
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008521157A (ja) * | 2004-11-18 | 2008-06-19 | フリースケール セミコンダクター インコーポレイテッド | 静的ランダムアクセスメモリ用のワード線ドライバ回路 |
JP2007066493A (ja) * | 2005-08-02 | 2007-03-15 | Renesas Technology Corp | 半導体記憶装置 |
JP2012053982A (ja) * | 2005-08-02 | 2012-03-15 | Renesas Electronics Corp | 半導体記憶装置 |
JP2008065968A (ja) * | 2006-08-10 | 2008-03-21 | Renesas Technology Corp | 半導体記憶装置 |
US8310883B2 (en) | 2006-08-10 | 2012-11-13 | Renesas Electronics Corporation | Semiconductor memory device comprising a plurality of static memory cells |
KR101372671B1 (ko) * | 2006-08-10 | 2014-03-10 | 르네사스 일렉트로닉스 가부시키가이샤 | 스태틱형 메모리 셀을 포함한 반도체 기억 장치 |
JP2009289308A (ja) * | 2008-05-28 | 2009-12-10 | Toshiba Corp | 半導体記憶装置 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |