JPS6323357A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 本発明は、半導体記憶装置において、エミッタ層とベー
ス層との間に形成された超格子層からなるエミッタ側ポ
テンシャル・バリア層ならびにベース層とコレクタ層と
の間に形成されたコレクタ側ポテンシャル・バリア層を
有してなり、微分負性抵抗特性を持つ記１□ａ能動素子
と、その記憶能動素子のベース・エミソク間に挿入され
た電流源と、同じくその記１．ａ能動素子のベースに選
択的に信号を与える手段を備えてなる構成を有し、ベー
ス側を制御して前記記憶能動素子における複数の安定状
態の何れかを任意に選択できるようにし、コレクタ側或
いはエミッタ側から、その複数の安定状態の何れかに対
応する信号を取出すことにより、構成が簡単で且つ高速
のメモリ動作が可能であるようにしたものである。

〔産業上の利用分野〕

本発明は、共鳴トンネリング効果を利用するｌ・ランジ
スタ（ｒｅｓｏｎａｎｔ−ｔｕｎｎｅｌｉｎｇ　ｔｒａ
ｎｓｉｓｔｏｒ以下ＲＨＥＴと略す）を記憶能動素子と
する半導体記憶装置に関する。

〔従来の技術〕

現在まで、多くの種類の半導体記憶装置が実用化されて
きたが、その高速化と高集積化に対する要求は止ること
を知らない。然しなから、微細加工における技術限界、
配線容量増大に起因する遅延時間の増大等が理由となり
、前記要求への対応は次第に頭打ちの状態に成りつつあ
る。これを打開するためには、能動素子自体を高速化す
ると共に、新しい機能を持つ−ようにし、半導体肥土、
ａ装置としての機能を損なうことな（、素子数を低減し
且つ高速となるようにしなければならない。因に、実用
的なスタティック・メモリ・セルを構成するには、通常
、電界効果型トランジスタを用いた回路では最低４個の
トランジスタが必要である。また、バイポーラトランジ
スタを用いた回路では、２個のトランジスタで実現でき
るが、４端子（ダブル・エミッタ）のトランジスタが必
要である。

（発明が解決しようとする問題点〕 上記のように、今後、半導体記憶装置のあるべき一つの
姿として、高速であることは勿論のこと、構成素子数を
少なくしたものが挙げられる。然しなから、そのような
半導体記憶装置が実現されていないのは、それを構成す
るに適した記憶能動素子が存在しないことが原因になっ
ていると考えられる。そこで本発明は、共鳴トンネリン
グリノ果を利用するトランジスタ、例えばＲＨＥＴを用
いることにより、構成が簡単で動作が高速である半導体
記憶装置を得ようとするものである。

〔問題点を解決するための手段〕

本発明は、アドレス線（ＡＬ）　、書込み線（礼）およ
び読取り線（ＲＬ）とを有し、該アドレスと書込み線お
よび読取り線との交差点にメモリセルが接続してなる半
導体記憶装置において、該メモリセルは、エミッタ層と
ベース層との間に形成された超格子層からなるエミッタ
例ポテンシャル・バリア層ならびにベース層とコレクタ
層との間に形成されたコレクク側ポテンシャル・バリア
層を有してなり、そのベース・エミッタ間の電圧−電流
特性に微分負性抵抗領域を有する記憶能動素子（ＱＲ）
と、該記憶能動素子のベース・エミッタ間に接続され該
記憶能動素子に複数の安定状態をとらせるための電流源
と、該書込み線と該記憶能動素子のベース間に挿入され
、該アドレス線の信号により制御されるスイッチング素
子（ＱＳ）と、該記憶能動素子のコレクタ側或いは、エ
ミッタ側と咳読取り線との間に挿入されメモリの読取り
時に該複数の安定状態の何れかに対応する信号を伝達す
る素子とを（Ｌ’ｗることを特徴とする半導体記憶装置
を提供するものである。

〔作用〕

ＲＨＥＴ等の共鳴Ｉ・ンネリング効果を利用するトラン
ジスタは、その動作速度が極めて高速である。そして、
上記のようにそのベース・エミッタ間の電圧−電流特性
に微分負性特性をもたせることができる。そのため、ベ
ース側を制御して前記記憶能動素子における二つの安定
状態の何れが一方を意図した時に選択できるようにし、
コレクタ側或いはエミッタ側から、その二つの安定状態
の何れか一方に対応する信号を取出すことにより、構成
が簡単で且つ高速なメモリ動作が可能になる。

〔実施例〕

先ず、本発明に係る半導体記憶装置を実現するのに用い
た記１．す能動素子の一つであるＲ　ＨＥ　Ｔについて
説明する。

第２図が本発明の実施例に用いたＲＨＥＴを説明するた
めの図であり、（Ａ）は要部切断側面図（Ｂ）は図（Ａ
）に対応させたエネルギ・バンド・ダイアグラムをそれ
ぞれ表している。

第２図（Ａ）において、１はｎ＋型ＧａＡｓ：］レクタ
層、２はＡβ−／Ｇａ１−ｙＡｓコレクタ惧１ボテンシ
ャル・バリア層、３はｎ＋型ＧａＡｓベース層、４は圧
路−７’［，５はｎ＋型ＧａＡｓエミッタ層、６はエミ
ッタ電極、７はベース電極、８はコレクタ電極をそれぞ
れ示している。また、第２図（Ｂ）において、Ｅｃは伝
導帯の底、ＥＦはフェルミ・レベル、Ｅｘはサブ・バン
ドのエネルギ・レベルをそれぞれ示している。なお、超
格子層４はＡ　ｌ　ｘｃａｌ−Ｘ　Ａｓバリアｉ４Ａと
ＧａＡｓウェルｉ４Ｂとから成っていて、図示例では二
つのバリア層と一つのウェル層で構成されているが、必
要であれば複数のウェル層およびそれを形成するための
バリア層を用いてもよい。

第３図（Ａ）から（Ｄ）はＲＨＥＴの動作原理を説明す
る為のエネルギ・バンド・ダイアグラムを表し、第２図
において用いた記号を同一記号は同部分を示すか同じ怠
味を持つように用いている。

第３図において、Ｅｘはウェル層４Ｂ内に生成されるサ
ブ・バンドのエネルギ・レベル、ｑはキャリア（電子）
の電荷量、φＣはコレクタ測ポテンシャル・バリア層２
とベース層３．′との間における伝導帯底不連続値（ｃ
ｏｎｄｕｃｔｉｏｎ　ｂａｎｄ　　ｄｉｓｃｏｎｔｉｎ
ｕｉｔい、ＶＢＥはベース・エネルギ間電圧をそれぞれ
示している。

第３図（Ａ）はベース・エネルギ間電圧ＶＢＥが０か或
いはＯに近い場合に於けるエネルギ・バンド・ダイアグ
ラムである。図示の状態では、コレクタ・エミッタ間に
電圧ＶＣＥが印加されているが、ベース・エミッタ間電
圧がＶＢＥが殆どＯであるので、エミッタ層５に於ける
エネルギ・レベルがウェル層４Ｂに於けるサブ・バンド
のエネルギ・レベルＥｘと相違しているため、エミッタ
層５に於ける電子は超格子層４をトンネリングしてベー
ス層３に抜けることは不可能であり、したがって、ＲＨ
ＥＴには電流が流れていない。

第３図（Ｂ）はベース・エミッタ間電圧ＶＢＥが２　Ｅ
　ｘ　／　ｑに殆ど等しい場合に於けるエネルギ・ハン
ド・ダイアグラムである。図示の状態では、エミッタ層
５に於けるエネルギ・レベルがウェルｊ５４Ｂに於ける
サブ・バンドのエネルギ・レベルＥｘと整合するため、
エミッタ層５に於ける電子は共鳴トンネリング効果で超
格子層４を抜けてベース層３に注入され、そこでポテン
シャル・エネルギ（＝２Ｅｘ）が運動エネルギに変換さ
れるので、電子は所謂ホットな状態となり、ベース層３
をパリスティックに通過してコレクタ層１に到達するも
のである。

しかしながら、コレクタ・バリアの高さを２Ｅｘより太
き（採っておくと、電子は殆どがコレクタ・バリアによ
って遮られて、コレクタ電流とならずベース電流となる
。

第３図（Ｃ）はベース・エミッタ間電圧ＶＢＥが２Ｅｘ
／ｑより大きい場合に於けるエネルギ・ハンド・ダイア
グラムである。図示の状態では、エミッタ層５に於ける
エネルギ・レベルがウェル層４Ｂに於けるサブ・バンド
のエネルギ・レベルＥｘより高くなってしまうので共鳴
トンネリング効果は発生せず、再びエミッタ層５がらベ
ース層３に１友ける電子はなくなって電流は低減される
。

第３図（Ｄ）はベース・エミッタ間電圧ＶＢＥが２Ｅｘ
／ｑよりかなり大きい場合に於けるエネルギ・ハンド・
ダイアグラムである。図示の状態では、二つのバリア層
４Ａ、４Ｂのうち、ベース層３に近い側バリア＋＝　４
　Ａはエミッタ層のエネルギ・レベルに比べて、低くな
っているので、電子はエミッタ層５に近い側のバリア層
４Ａを直接トンネリングする。しかも、この時の電子は
コレクタ・バリアを越えるのに充分なエネルギを持つの
で、コレクタ・バリアを越えて、コレクタ層１に到達す
る。

第４図は前記で説明したようなＲＨＥＴにおけるベース
・エミッタ間電圧ＶＢＥ）ンネリングベース電流ＩＢお
よび、コレクタ電流Ｉｃとの関係を説明する線図である
。図では、横軸にベース・エミッタ間電圧を、縦軸には
、ベース電流ＩＢおよび、コレクタ電流１ｃをそれぞれ
採っである。図から明らかなように、ＲＨＥＴに於ける
ＶＢＥ対ＩＢの関係において、所謂、共鳴トンネリング
効果に依る微分負性抵抗領域が存在している。したがっ
て、この特性を利用すれば、ＲＨＥＴを記憶能動素子と
して動作させることが可能である。

第１図は本発明に於ける半導体記憶装置の原理を説明す
るための要部回路図を表している。図において、一つの
単位記憶回路くメモリセル）ＭＣを示してあり、ＱＲは
ＲＨＥＴである記１．ａ能動素子、ＱＳはスイッチング
素子、Ｒ，は負荷抵抗、ＲＢは電流源抵抗、ＡＬはアド
レス線、Ｗ　Ｌは書込み線、ＲＬは読取り線、Ｎは接続
点、ＶｃｃＬおよびＶ　ｃｃ２は正側電源レベルをそれ
ぞれ表している。ＲＨＥＴ　（ＱＲ）のコレクタと負荷
抵抗Ｒ。

の接続点Ｎは結合容量Ｃｃを介して、読取り線ＲＬに接
続している。第７図に隣接メモリセルを含む半導体記憶
装置の構成を示してあり、実際の半導体記憶装置におい
ては、第１図のメモリセルＭＣが書込み線ＷＬ　ｌ＋　
ＷＬ　３＋　−と読取り線ＲＬ。

、ＲＬ２．　　・・−とアドレス線、ＡＬ　＋、ＡＬ　
２．・−・の交差点毎に配設される。なお、第７図にお
いて、先の第１図の記号と同記号は同一部分または同じ
意味で用いている。第１図または第７図に図示のように
、記１．ａ能動素子ＱＲのベースに電流源抵抗ＲＢを介
して、正側電源レベルＶｃｃｌを供給する電源に接続す
ると、ベース・エミッタ間には一種の定電流源が挿入さ
れたことと等価になり、その際のベース・エミッタ間電
圧ＶＢＥとベース電流ＩＢとの関係は第５図（Ａ）に見
られる通りである。

図では、横軸にベース・エミッタ間電圧Ｖ　ＢＢＥを、
縦軸には、ベース電流Ｉｎを採ってあり、ＣＬは特性線
、ＬＬはスイッチング素子ＱＳが○ＦＦの状態の時の負
荷線、Ｌ　Ｌ　１１はスイ・７チング素子ＱＳがＯＮ状
態で且つ書込み線ＷＬが高いレベルの時の負荷線、ＬＬ
Ｌはスイッチング素子ＱＳがＯＮ状態で且つ書込み線Ｗ
Ｌが低いレベルの時の負荷線、Ａ、Ｂ、ＣおよびＤは安
定点をそれぞれ示している。

スイッチング素子ＱＳがＯＦＦ伏態状態Ｌ）の時は、図
から明らかであるが、記憶能動素子ＱＲは安定点Ａおよ
びＢに見られるように二つの安定状態を維持することが
できる。

スイッチング素子ＱＳがＯＦＦ状＝＜ｒ−Ｌ）からＯＮ
状態、そして再びＯＦＦ状態と遷移すると、書込み線Ｗ
Ｌが高いレベル（Ｌｌｌ）の時には一安定点はＡもしく
はＢからＣを経てＢへ遷移する。

書込み線ＷＬが低いレベル（ＬＬＬ）の時には、安定点
はＡもしくはＢからＤを経て八へ遷移する。

以上のように、スイッチング素子ＱＳにより記憶能動素
子ＱＲは二つの安定点ＡおよびＢに見られるように二つ
の安定状態の何れか一方から他方へ遷移させることがで
きる。

第５図（Ｂ）はベース・エミッタ間電圧ＶＢＥとコレク
タ電流Ｔｃとの関係を示したものである。

図では、横軸にベース・エミッタ間電圧ＶＢＥを第５図
（Ａ）と同じスケールで、縦軸には、コレクタ電流Ｔｃ
を採っである。点ＥおよびＦはそれぞれ第５図（Ａ）に
おける安定点ＡおよびＢに対応した点である。安定点Ｂ
に於いては、コレクタ電流〔図（Ｂ）のＦに対応する〕
は多く流れているために、負荷抵抗ＲＬにより記憶能動
素子ＱＲのコレクタレベルは低くなり、安定点へに於い
ては、コレクタ電流〔図（Ｂ）のＥに対応する〕は少し
しか流れていないため、コレクタのレベルは高くなる。

以上のことから、メモリの書込み時には、特定のメモリ
セルに接続したアドレス線ＡＬと読取り線ＲＬをハイレ
ベルにして、書込み線ＷＬの電位をハイレベルまたはロ
ウレベルにすることにより、ハイレベル（情幸し１）ま
たはロウレベル（清幸しＯ）をメモリセルに書込むこと
ができる。

読取りの際には、スイッチング素子ＱＳをＯＮ状態にし
ておき、書込み線のレベルを記憶能動素子ＱＲの状態が
遷移しない！ｆ！囲で変化させてやり、その際の記憶能
動素子ＱＲのコレクタの電位の変化を読取り線ＲＬを通
して読取る。その際のへ一ス・エミッタ間電圧ＶＢＥと
ベース電流ｒＢ及び、コレクタ電流Ｔｃとの関係を説明
する図が第６図である。第６図では第５図に於いて用い
た記号と同記号は同部分を示すか或いは同じ意味を持つ
ものとさする。また、■、■の間の斜線部分は、記憶能
動素子ＱＲＯ状慇が変化しない負荷線の範囲である。こ
の■、■の範囲で負荷線を振る、すなわち、書込み線の
レベルを変化させた時の、コレクタ電流の変化は、二つ
の安定点ＡおよびＢのうち、安定点への近傍においては
、殆ど変化しないのに対して、安定点Ｂの近傍では、大
きく変化することが、図より明らかである。また、コレ
クタ電流の変化は接合点Ｎの電位の変化となる。

以上のように、書込み線のレベルを適当に変化させるこ
とにより、記憶能動素子ＱＲの二つの安定状態を破壊す
ることなく、結合容ｉＣｃおよび読取り線ＲＬを通して
検出できる。

本実施例の構成によると、記憶能動素子であるＲＨＥＴ
において発生する共鳴トンネリング効果はそのベースに
二つの安定状態を現出させることが可能であり、この二
つの安定状態をベース側からの信号で任意に遷移させる
ことができ、これを利用して半導体記憶装置を構成する
と、従来、電界効果トランジスタを用いた回路では最低
４個のトランジスタが必要であった、或いはバイポーラ
トランジスタを用いた回路では最低２個のトランジスタ
で実現できるもののエミッタが二つある複雑なｌ・ラン
ジスタが必要であったものが、２個のトランジスタを用
いるのみで実現でき、しがもその動作は安定である。

以下に、第１図において説明した半導体記憶装置におけ
る諸要素に対して、次のような定数を与えてメモリ動作
をさせ、接続点Ｎがらプローブで出力を取出して観測し
た結果を示す。

ＲＢ’：１．５　　ＣＫΩ〕 Ｒｏ　：１０（ＫΩ〕 Ｖｃｃｌ　：　１　　（Ｖ） Ｖｃｃ２　：　１　　（Ｖ） この半導体記憶装置の動作、即ち、アドレス線ＡＬ、書
込み線ＷＬ、読取り線ＲＬ、接続点Ｎにおける電位の推
移をタイミング・チャーＩ−にして示す左第８図に見ら
れる通りである。第８図において、第１図において用い
た記号と同記号は同部分を示すか、或いは同じ意味を持
つものとする。

図示の電位波形から、記１．ａ能動素子ＱＲが間違いな
くメモリ動作をしていることが看取される。

なお、本実施例について第１図または対７図のメモリセ
ルの読取り時に書込み線〜’ｌ／Ｌの電位を振るように
説明したが、これにかえて、書込み線ＷＬの電位を記憶
能動素子ＱＲの状態が変化しない範囲でハイレベルにし
ておき、アドレス線ＡＬの電位をハイレベル／ロウレベ
ルに交互に変化させスイッチング素子ＱＳの０Ｎ１０Ｆ
Ｆを繰返すことにより行なうことができる。その際、第
６図を参照すると、スイッチング素子ＱＳがＯＮの時■
の負荷線となり、スイッチング素子ＱＳがＯＦＦの時負
荷線はＬＬとなるから、前記と同様に安定点Ａ点近傍で
のコレクタ電／Ｒｒ　ｃの変化とＢ点近傍でのＴｃの変
化の違いにより、メモリの情報を読出すことが可能とな
る。

次に、本発明の他の実施例の半導体記憶装置のセル領域
を第９図に示している。第９図において、第１図或いは
第７図において用いた記号と同記号は同一部分を表すか
同一の意味で用いている。この実施例では、メモリセル
の内容を書込み線Ｗ　Ｌの電（立を１辰ることなく、Ｒ
，ＨＥＴ（ＱＲ）のコレクタ電位の高低を出力トランス
ファーゲーｈＱｃを介して読出すように構成している。

特定のメモリセルが選択される場合、そのメモリセルが
接続した特定のアドレス線（Ａ　Ｌ　＋　、　　Ａ　Ｌ
　２−・の−っ）のみが選択され、その電位がハイレベ
ルとなり、その電位がメモリセルの出カドランスファー
ゲートに印加されゲートが開き、そのメモリセルが接続
した読取り線ＲＬにメモリの情報が読出される。

なお、以上の実施例において、量子井戸の準位が一つの
場合を示したが、量子井戸の準位が二つ以上で、微分食
性抵抗領域が二つ以上出現する記憶能動素子を用いる場
合には、安定点が三つ以上となり、それに対応して三つ
以上のコレクタ電位値を検出することができ、多値メモ
リを実現することが可能となる。また、本発明に適用さ
れる記１、ｇ能動素子は、量子井戸を複数備える構造で
も良く、また、コレクタ・バリアをヘテロ接合で構成す
る例を示したが、ＰＮ接合バリアで構成しても良い、ま
た、本発明に通用する記１．な能動素子として、電子が
共鳴トンネリングする素子を示したが、正孔が共鳴トン
ネリングする素子を用いることもできる。

〔発明の効果〕

以上のように、本発明に依る半導体記１Ｑ装置では、エ
ミッタ層とベース層との間に形成された超格子からなる
エミッタ側ポテンシャル・バリア層ならびにベース層と
コレクタ層を有してなる記憶能動素子と、該記１．Ｈ能
動素子のベースに二つの安定状態をとらせるためにベー
ス・エミッタ間に接続された電流源、前記記１．ａ能動
素子のベースに選択的に信号を与えて前記二つの安定状
態の何れか一方から他方へ言回した時に遷移させるため
の手段とを備えた構造になっており、この構造によると
、ＲＨＥ　Ｔである記憶能動素子に於いては、その共鳴
トンネリング効果に依って、ベースに二つの安定状態を
実現させることができ、そして、この二つの安定状態は
ベース側からの信号で任息に遷移させることが可能であ
るため、僅か２個の３端子の能動素子を用いることによ
って、安定なスタティック・メモリ・セルとして動作さ
せることができ、半導体記憶装置の高り−積化ならびに
高速化に有利である。

【図面の簡単な説明】

第１図は本発明に係る半導体記１．１１の原理を説明す
るための回路図、第２図（Ａ）、（Ｂ）はそれぞれＲＨ
ＥＴを説明するための要部切断断面図およびエネルギ・
バンド・ダイアグラム、第３図（Ａ）ないしくＤ）はＲ
ＨＥＴの動作原理を説明するためのエネルギ・バンド・
ダイアグラム、第４図はベース・エミッタ間電圧ＶＢＥ
とベース電流ＩＢおよびコレクタ電流Ｉｃとの関係を示
す図、第５図（Ａ）および（Ｂ）はそれぞれ第１図に対
応する記憶能動素子の状態遷移動作を説明するための応
−ス・エミ−／り間電圧ＶＩＩＢとベース電流１Ｂの関
係を示す図およびコレクタ電流１ｃとの関係を示す図、
第６図はそれぞれ第１図に対ニする記憶能動素子の読取
り動作を説明するためのベース・エミ、夕、電圧ＶＢＥ
とベース電流ｒＢおよびコレクタ電流■ｃとの関係を示
す図、第７図は本発明の実施例の半導体記１．ａ装置の
メモリセル領域を示す図、第８図は半導体記憶装置のメ
モ’Ｊ　ＦＩＪ作を説明するためのタイミング・チャー
ト、第９図は本発明の他の実施例の半導体記憶装置のメ
モリセル領域を示す回路図である。

Claims (1)

1. 【特許請求の範囲】 　アドレス線（ＡＬ）、書込み線（ＷＬ）および読取り
   線（ＲＬ）とを有し、 該アドレスと書込み線および読取り線との交差点にメモ
   リセルが接続してなる半導体記憶装置において、 該メモリセルは、 エミッタ層とベース層との間に形成された超格子層から
   なるエミッタ側ポテンシャル・バリア層ならびにベース
   層とコレクタ層との間に形成されたコレクタ側ポテンシ
   ャル・バリア層を有してなり、そのベース・エミッタ間
   の電圧−電流特性に微分負性抵抗領域を有する記憶能動
   素子（ＱＲ）と、該記憶能動素子のベース・エミッタ間
   に接続され該記憶能動素子に複数の安定状態をとらせる
   ための電流源（ＲＢ、Ｖｃｃｌ）と、 該書込み線と該記憶能動素子のベース間に挿入され、該
   アドレス線の信号により制御されるスイッチング素子（
   ＱＳ）と、 該記憶能動素子のコレクタ側或いは、エミッタ側と該読
   取り線との間に挿入されメモリの読取り時に該複数の安
   定状態の何れかに対応する信号を伝達する素子とを備え
   ることを特徴とする半導体記憶装置。