JPH11504783A - 低電力及び多状態装置における準安定決定時間を向上する回路 - Google Patents

Abstract

(57)【要約】 集積回路内に二進ラッチを含む、低電力多状態装置における準安定決定時間を向上する回路及び方法である。前記集積回路の出力における準安定状況の検出に基づいて、エネルギの上昇が、当該回路の決議回路に局部的に適用される。前記決議回路へのエネルギの局部的な適用は、準安定時定数τを減少し、これにより、当該回路は、安定動作状態をより素早く決定する。

Description

【発明の詳細な説明】 低電力及び多状態装置における準安定決定時間を向上する回路 技術分野 本発明は、ラッチ装置に関する。とりわけ、本発明は、二進すなわち二状態ラ ッチ装置における準安定決定時間を向上させる方法に関する。 背景技術 実際問題として、準安定状態が、例えば、ラッチ装置すなわちフリップフロッ プ等の双安定素子が有効な出力を生成するために不確定の時間量を要求する場合 にある。この現象は、入力データがシステムクロックに対してランダムに変化す るシステムにおいて生じる。言い換えれば、システムクロックと非同期入力とを 同期させることを試みるためである。前記装置が安定状態を決定するのにかかる 時間は、準安定状態の時定数τに依存する。時定数τは、ＭＴＢＦすなわち平均 故障間隔時間を決定するために使用される一次の項である。この決定において使 用される他の項は、Ｔ_oである。これらのパラメータは、通常実験的に、当該装 置のベンチテストを実行し、クロック対出力の遅れ(clock-to-output delays)に 対する出現度数(frequency-of-occurrence)に関する適切なカーブに到達するこ とにより測定される。 過去の調査及び研究において、回路の時定数τは、準安定状態にあるラッチ回 路におけるトランジスタの相互コンダクタンス（ｇｍ）に反比例することが確証 された。 時定数τは、根本的には、前記回路が二つの安定動作状態の一つを決定しよう とするその“どの程度決定しにくいか”を表す。予期されるように、これのかな りの部分は、技術、例えば、回路における寄生容量、トランジスタのゲート長等 に依存する。“どの程度決定しにくいか”はまた、前記二つの安定動作状態の一 つを決定しようとするその“どの程度エネルギが消費されるか”も意味する。こ れは、τに関する項と関連付けられる電源において反映される。すなわち、以下 の式のＣＭＯＳ回路に関するＭＯＳトランジスタの閾値に依存する。 ここで、 Ｖ_supply＝ラッチ回路に対する供給電圧 ｎ＝１と２との間の指数因子 Ｖ_th＝ＭＯＳトランジスタの閾値電圧 Ｖ_thは、ｎチャネルＭＯＳトランジスタ及びｐチャネルＭＯＳトランジスタ両 方に関して０．７〜１．０ボルトの範囲内にあるため、“τ”は、Ｖ_supplyが（ ２×Ｖｔｈ）に向けて低くなるに連れ、劇的に大きくなる。τは、ＭＴＢＦの指 数項であるため、このＭＴＢＦは、システム供給電圧が１．５〜２Ｖに近づくに 連れ、過激的に上昇する。 ラッチの準安定状態の決定を向上させるための過去の失敗に終わった試みは、 さらに他のラッチに対する決定を検出し、次いで転嫁することを必然的に含んで いた。これらの解決策が失敗したのは、単にある所から他に問題を転嫁している だけだからである。このように、第２のラッチは、同一のまたは他の準安定の問 題を持ち得るであろう。 本発明は、ラッチ装置における時間決定の問題を指定し、準安定状況を検出す ることができ、安定状態を決定するために必要とされる時間（すなわち、τ）を 著しく減少させることができ、これにより、ＭＴＢＦを最小にすることができる ように当該回路を変形できることを示している。 発明の開示 それゆえ、本発明の目的は、ラッチ装置における準安定状況を検出する低電力 集積回路における準安定決定時間を向上する方法及び回路を提供することにある 。 本発明の他の目的は、準安定状況の検出に基づき決議回路(the decision maki ng circuit)への電力を局部的に増加する低電力集積回路における準安定決定時 間を向上する方法及び回路を提供することにある。 本発明のさらに他の目的は、決議回路への局部的な電力の上昇を該決議回路の 残りの部分により消費される電力を上昇させることなしに適用する低電力集積回 路における準安定決定時間を向上する方法及び回路を提供することにある。 本発明の更なる目的は、効率良く信頼性を持って動作する低電力集積回路にお ける準安定決定時間を向上する方法を提供することにある。 本発明は、低電力集積回路における準安定決定時間を向上する方法及び回路を 提供する。本発明によれば、いかなるラッチ装置の準安定状態が、回路を介して 検出され、電源電圧における局部的な増加が、決議回路に適用される。この決議 回路（すなわち、ラッチ装置）への電力の局部的な増加により、該回路はより早 く安定動作状態を決定する、すなわち、決議網(the decision network)の決定時 定数τを減少する。 図面の簡単な説明 本発明の他の目的及び特長が、本発明のいくつかの実施例を開示する付随の図 面に関連して考慮される以下の詳細な説明から明らかになるであろう。しかしな がら、これらの図面は、単に図示を目的としたものであって、本発明の限定を規 定するものではないことを理解されたい。 第１図は、本発明による準安定決定時間を向上する方法の回路ブロック図であ る。 第２図は、本発明の第１実施例の概略的回路図である。 第３図は、本発明の第２実施例の概略的回路図である。 発明を実施するための最良の形態 第１図は、出力に結合される差検出器１２を持つ二進すなわち二状態ラッチ１ ０のブロック図を示している。差検出器１２は、二進ラッチ１０にフィードバッ クする出力を持っている。差検出器１２がラッチ１０における準安定状態を検出 した場合、該検出器１２は該ラッチ１０に局部電力を与える。局部エネルギをこ の決議回路に供給することにより、該回路は、通常の動作状況下にある場合より もより素早く安定動作状態を決定する。この概念は、いかなる物理的多状態メモ リ素子すなわち装置に適用する。 第２図は、本発明の第１実施例、すなわち、本発明のＢｉＣＭＯＳバージョン を示している。これは、“追加エネルギ(more energy)”理論を直接適用する、 すなわち、準安定状況を検出し、ラッチ１０の決議回路により多くのエネルギを 局部的に供給する。バイポーラトランジスタの相互コンダクタンスｇｍは、コレ クタ電流Ｉｃに直線的に依存する。 ｇｍ＝ｄＩＣ／ｄＶｂｅ∝ＩＣ ゲイン、すなわち、相互コンダクタンスｇｍが増加する場合、決定時定数τは 減少する。第２図を参照すると、バイポーラＮＰＮトランジスタＱ１及びＱ２は 、レジスタＲ３及びＲ４を介して交差結合ラッチを形成し、供給電流は、レジス タＲ１及びＲ２を介して結合される。Ｒ１及びＲ２の値は、ラッチの正常動作電 流を低く維持するのに非常に十分なものである。ラッチの何れかの正常状態の間 、トランジスタＱ３及びＱ４はオフし、ゆえに、電流はレジスタＲ５及びＲ６を 介して流れない。 当該回路の正常状態の間、トランジスタＱ１またはＱ２の何れかがオンし、他 方はオフする。Ｑ１がオフ（すなわち、ゼロ電流が流れる）と仮定すると、ノー ドＡにおける電圧は、オントランジスタＱ２のＶｂｅ電圧（すなわち、ほぼ０． ８ボルト）におけるレジスタＲ３の底ノードをもって、抵抗除算器Ｒ１／Ｒ３に より決定される。レジスタＲ３は、レジスタＲ１よりも著しく大きいものである べきである。すなわち、１０：１の比（例えば、Ｒ１が１ｋΩ、Ｒ３が１０ｋΩ ）と仮定すると、レジスタＲ１における電圧ＶＡは、 ノードＢにおける電圧ＶＢは、オントランジスタＱ２の飽和電圧、略々０．２ Ｖにより決定されるであろう。 ＮチャネルＭＯＳトランジスタＱ５及びＱ６は、ＰチャネルＭＯＳトランジス タＱ７及びＱ８と共に、２入力ＣＭＯＳＮＯＲゲートを形成する。ノードＡが“ ハイ”（４．６２Ｖ）となる結果、このＮＯＲゲートの出力電圧Ｃはロー（０ Ｖ）になる、すなわち、バイポーラＮＰＮトランジスタＱ３及びＱ４はターンオ フする。この場合、レジスタＲ５及びＲ６を介して電流が流れることはできない 。 （すなわち、Ｒ３及びＲ４を介してＱ１及びＱ２により形成される）ラッチが 準安定になる場合、トランジスタＱ１及びＱ２は共に、活性（非飽和）領域で‘ オン’である。Ｑ１及びＱ２のベースノードは共に０．８Ｖであろう。レジスタ Ｒ３及びＲ４介する電流は非常に低く、活性状態において各トランジスタにより 必要とされる電流しか供給しないであろう（これは、典型的には、コレクタ電流 の１／１００である）。レジスタＲ３及びＲ４は、この例においては、レジスタ Ｒ１及びＲ２の値の１０倍であるため、レジスタＲ３及びＲ４にかかる電圧は、 レジスタＲ１及びＲ２にかかる電圧の略々１／１０、すなわち、略々０．４Ｖで あろう。すなわち、当該ラッチが準安定領域にある場合、ノードＡ及びＢにおけ る電圧は略々１．２Ｖ（０．８＋０．４）であろう。 電圧ＶＡ及びＶＢのこれらの値（略々、１．２Ｖ）は、略々１／２Ｖ_ccの入力 閾値を持つ、前記ＣＭＯＳＮＯＲゲートに対する論理“ロー”入力になるであろ う。すなわち、出力Ｃは、ハイ（すなわち、Ｖ_ccに）なり、トランジスタＱ３及 びＱ４をターンオンするであろう。これにより、電流が、ラッチ出力ノードＡ及 びＢに接続されるレジスタＲ５及びＲ６を介して流れるであろう。この付加的な 電流の流れは、当該ラッチ内のエネルギを上昇し、準安定決定時間を減少する。 この付加的な電流消費は、過渡形態でのみ生じ、一度ノードＡまたはＢの何れか がハイになる（ＮＯＲゲートＣがロー状態に戻る）となくなる。 第３図は、本発明の第２実施例を示している。トランジスタ対Ｑ１／Ｑ３及び Ｑ２／Ｑ４は、出力Ａ及びＢを持つ二進ラッチをなす、二つの背面結合インバー タを形成する。 トランジスタＱ５は、自身のゲートに“セット”信号が加えられ、該“セット ”信号がハイになる場合、ノードＡはローになる。ノードＡが初期的にハイであ り、“セット”信号が非常に短い期間ハイになる場合、ノードＡはローに向かい 、これにより、Ｑ２／Ｑ４により形成されるインバータの動作を通してノードＢ はハイに向かう。この場合、“セット”信号がローに戻る時点でノードＡ及びノ ードＢを等しくすることができ、これにより、当該ラッチは準安定状態になる。 排他的ＯＲゲート１４は、自身の入力としてノードＡ及びノードＢを持つ。出 力ノードＣは、ノードＡ及びノードＢが論理的に異なる場合（すなわち、一方が ハイで他方がローの場合）のみハイである。これは、正常な場合であり、ｐチャ ネルトランジスタＱ７及びＱ８がオフ（すなわち非導通）になるであろう。 しかしながら、準安定状態においては、ノードＡ及びノードＢが、同一の論理 レベルになり、排他的ＯＲゲートの出力ノードＣはローになるであろう。これは 、完全にトランジスタＱ７及びＱ８をターンオンする（ノードＣに接続されるこ れらのゲート電圧は、接地電位である）。これは、Ｖｃｃ及び接地の間の中途に 位置する自身のゲート電圧を持つ、すなわち、かなり減少された電流が流れる他 のＰチャネルトランジスタＱ３及びＱ４と対照をなす。 Ｑ７及びＱ８からの上昇電流は、ラッチ出力ノードＡ及びＢに供給され、（こ れらのノードに接続される）Ｑ１及びＱ２のゲート電圧を上昇させる。ゲート電 圧がより高くなることにより、Ｑ１及びＱ２はより多くの（Ｑ７及びＱ８からの ）電流を流す。このより高い電圧、より高い電流動作点の結果、これらトランジ スタＱ１及びＱ２に対するより高い相互コンダクタンス（より高いゲイン）を導 く、すなわち、当該ラッチが自身を決定する速度が上昇し、これにより、τが低 くなる。 より高い電圧Ａ及びＢは、効果的に、前記ＣＭＯＳトランジスタ内の、トラン ジスタＱ３及びＱ４、すなわち、ｐチャネルトランジスタをターンオフすること に注意されたい。この場合、トランジスタＱ７及びＱ８は、受動（レジスタタイ プの）負荷として作用し、（ＣＭＯＳの場合）二つから一つにＶ_ccと接地との間 の直列のＭＯＳトランジスタの有効数を減少する。 当該ラッチが自身の決定を終えた場合、ノードＡ及びＢは論理的に異なる値に なり、ノードＣはハイレベルに戻り、トランジスタＱ７及びＱ８は遮断する。当 該回路は、ゼロ供給電流ＣＭＯＳ動作に戻る。 本発明のいくつかの実施例が示され記載されたが、縦続請求項に規定されるよ うに本発明の精神及び範囲から逸脱することなく多くの変形及び修正がなされて も良いことを理解されたい。

Claims (1)

1. 【特許請求の範囲】 １．低電力回路における準安定決定時間を向上する回路であって、該低電力回路 は、決議部（Ｑ１、Ｑ２）、データを受信するための入力及び出力を持ち、当該 回路は、この回路における準安定状況を検出するための該低電力回路の前記出力 （Ａ、Ｂ）に結合される検出手段（Ｑ５〜Ｑ７）と、前記準安定状況を検出した 場合、前記決議部（Ｑ１、Ｑ２）に供給されるエネルギを局部的に上昇させるた めの前記検出手段（Ｑ５〜Ｑ７）及び該決議部（Ｑ１、Ｑ２）に結合される制御 手段（Ｑ３、Ｑ４）とを有することを特徴とする回路。 ２．請求項１に記載の回路において、前記制御手段は、回路供給電圧（Ｖｃｃ） に結合されるフィードバックチャネリング回路を有し、該チャネリング回路は、 前記供給電圧の上昇分を前記決議部（Ｑ１、Ｑ２）に供給することを特徴とする 回路。 ３．請求項１に記載の回路において、前記検出手段は、ＮＯＲゲート（Ｑ５〜Ｑ ７）を有すること特徴とする回路。 ４．請求項１に記載の回路において、前記検出手段は、排他的ＯＲゲート（１４ ）を有することを特徴とする回路。 ５．多状態装置における準安定決定時間を向上する回路であって、該多状態装置 は、決議部、データを受信するための入力及び出力を持ち、当該回路は、この回 路における準安定状況を検出するための前記多状態装置の前記出力に結合される 検出手段と、前記準安定状況を検出した場合、前記決議部に供給されるエネルギ を局部的に上昇させるための前記検出手段及び該決議部に結合される制御手段と を有することを特徴とする回路。 ６．請求項５に記載の回路において、前記制御手段は、回路供給電圧に結合され るフィードバックチャネリング回路を有し、該チャネリング回路は、前記供給電 圧の上昇分を前記決議部に供給することを特徴とする回路。