JP2542098B2 - メモリセル - Google Patents
メモリセルInfo
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- JP2542098B2 JP2542098B2 JP2017495A JP1749590A JP2542098B2 JP 2542098 B2 JP2542098 B2 JP 2542098B2 JP 2017495 A JP2017495 A JP 2017495A JP 1749590 A JP1749590 A JP 1749590A JP 2542098 B2 JP2542098 B2 JP 2542098B2
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- Japan
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- memory cell
- data line
- read
- flop
- read data
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路のメモリセル、特にBiCMOS
（バイポーラCMOS）素子のメモリセルに関するものであ
る。
（バイポーラCMOS）素子のメモリセルに関するものであ
る。
第４図は従来のCMOSメモリセルを示す。図において、
１はワード線、2,3はビット線対、5,6はアクセスゲー
ト、7,8および9,10はメモリセルフリップフロップを構
成するCMOSインバータである。
１はワード線、2,3はビット線対、5,6はアクセスゲー
ト、7,8および9,10はメモリセルフリップフロップを構
成するCMOSインバータである。
次に動作について説明する。
アクセスゲート5,6はワード線１により選択されたと
きに、メモリセルの内部ノードD,Cとビット線対2,3を導
通する。
きに、メモリセルの内部ノードD,Cとビット線対2,3を導
通する。
書き込み時には、ビット線対2,3を所望の値にする
と、メモリセルの内部ノードD,Cがビット線対2,3と同じ
電位になることにより情報が書き込まれる。
と、メモリセルの内部ノードD,Cがビット線対2,3と同じ
電位になることにより情報が書き込まれる。
読み出し時には、ビット線対2,3を“H"レベルにプリ
チャージした後に、被選択メモリセルに接続されたワー
ド線１を“H"にすると、“L"情報をもつメモリセルノー
ドＤまたはＣに接続されたアクセスゲートを通じてビッ
ト線の電荷が放電される。この結果、ビット線対2,3に
はメモリセルの情報が出力される。
チャージした後に、被選択メモリセルに接続されたワー
ド線１を“H"にすると、“L"情報をもつメモリセルノー
ドＤまたはＣに接続されたアクセスゲートを通じてビッ
ト線の電荷が放電される。この結果、ビット線対2,3に
はメモリセルの情報が出力される。
従来のメモリセルは以上のように構成されているの
で、読み出し時のビット線の状態によって、メモリセル
の情報が変化してしまうので、多くの読み出しポートを
持つメモリセルにおいては、プリチャージ回路を多数設
置することが必要で、また読み出し速度が遅いという問
題点があった。
で、読み出し時のビット線の状態によって、メモリセル
の情報が変化してしまうので、多くの読み出しポートを
持つメモリセルにおいては、プリチャージ回路を多数設
置することが必要で、また読み出し速度が遅いという問
題点があった。
この発明は上記のような問題点を解消するためになさ
れたもので、読み出し用データ線の状態によりメモリセ
ルの情報が変化しないとともに、読み出し用データ線の
駆動力が大きく、読み出し動作速度の速いメモリセルを
得ることを目的とする。
れたもので、読み出し用データ線の状態によりメモリセ
ルの情報が変化しないとともに、読み出し用データ線の
駆動力が大きく、読み出し動作速度の速いメモリセルを
得ることを目的とする。
この発明に係るメモリセルは、そのベースがメモリセ
ルフリップフロップの一方の記憶ノードに接続され、そ
のコレクタが電源に接続され、そのエミッタが第１のア
クセスゲートを介して読み出し用データ線に接続された
第１のNPNバイポーラトランジスタと、そのコレクタが
読み出し用データ線に接続され、そのベースが上記メモ
リセルフリップフロップの他方の記憶ノードにより制御
されたNOSトランジスタ及び第２のアクセスゲートを介
して上記読み出し用データ線に接続されるとともに抵抗
を介して接地電位に接続され、そのエミッタが接地電位
に接続された第２のNPNバイポーラトランジスタとを備
えたものである。
ルフリップフロップの一方の記憶ノードに接続され、そ
のコレクタが電源に接続され、そのエミッタが第１のア
クセスゲートを介して読み出し用データ線に接続された
第１のNPNバイポーラトランジスタと、そのコレクタが
読み出し用データ線に接続され、そのベースが上記メモ
リセルフリップフロップの他方の記憶ノードにより制御
されたNOSトランジスタ及び第２のアクセスゲートを介
して上記読み出し用データ線に接続されるとともに抵抗
を介して接地電位に接続され、そのエミッタが接地電位
に接続された第２のNPNバイポーラトランジスタとを備
えたものである。
この発明に係るメモリセルにおいては、そのベースが
メモリセルフリップフロップの一方の記憶ノードに接続
され、そのコレクタが電源に接続され、そのエミッタが
第１のアクセスゲートを介して読み出し用データ線に接
続れた第１のNPNバイポーラトランジスタと、そのコレ
クタが読み出し用データ線に接続され、そのベースが上
記メモリセルフリップフロップの他方の記憶ノードによ
り制御されたMOSトランジスタ及び第２のアクセスゲー
トを介して上記読み出し用データ線に接続されるととも
に抵抗を介して接地電位に接続され、そのエミッタが接
地電位に接続された第２のNPNバイポーラトランジスタ
とを備えており、上記のバイポーラトランジスタが読み
出し用データ線を駆動するので、データ線の駆動能力が
増大し、かつ、データ線とメモリセルの内部ノードが双
方向の導通をしなくなるので、高速化を実現でき、ま
た、データの読み出しの際には読み出し用データ線を用
いるので、メモリセルの情報が変化することを防止でき
る。
メモリセルフリップフロップの一方の記憶ノードに接続
され、そのコレクタが電源に接続され、そのエミッタが
第１のアクセスゲートを介して読み出し用データ線に接
続れた第１のNPNバイポーラトランジスタと、そのコレ
クタが読み出し用データ線に接続され、そのベースが上
記メモリセルフリップフロップの他方の記憶ノードによ
り制御されたMOSトランジスタ及び第２のアクセスゲー
トを介して上記読み出し用データ線に接続されるととも
に抵抗を介して接地電位に接続され、そのエミッタが接
地電位に接続された第２のNPNバイポーラトランジスタ
とを備えており、上記のバイポーラトランジスタが読み
出し用データ線を駆動するので、データ線の駆動能力が
増大し、かつ、データ線とメモリセルの内部ノードが双
方向の導通をしなくなるので、高速化を実現でき、ま
た、データの読み出しの際には読み出し用データ線を用
いるので、メモリセルの情報が変化することを防止でき
る。
以下、この発明の一実施例を図について説明する。
第１図において、１はワード線、2,3はビット線対、
４は読み出し専用ビット線、5,6はアクセスゲート、7,8
と9,10はそれぞれメモリセル・フリップフロップを構成
するCMOSインバータ、11,12はNPNバイポーラトランジス
タ、14は記憶ノードＢの状態によりON/OFFするゲート、
15,16は読み出し専用アクセスゲート、17は抵抗であ
る。
４は読み出し専用ビット線、5,6はアクセスゲート、7,8
と9,10はそれぞれメモリセル・フリップフロップを構成
するCMOSインバータ、11,12はNPNバイポーラトランジス
タ、14は記憶ノードＢの状態によりON/OFFするゲート、
15,16は読み出し専用アクセスゲート、17は抵抗であ
る。
第２図はゲートアイソレーションを用いたBiCMOSSOG
ゲートアレイのマスタチップ上に第１図のメモリセル回
路を構成した場合のマスクパターン図である。
ゲートアレイのマスタチップ上に第１図のメモリセル回
路を構成した場合のマスクパターン図である。
第３図は第２図のパターン図と回路図との対応を示す
図で、第２図と第３図の同一番号が、それぞれ対応する
配線およびトランジスタを示している。
図で、第２図と第３図の同一番号が、それぞれ対応する
配線およびトランジスタを示している。
18はPMOSトランジスタの列、19はコレクタをＮウエル
と共通に、ベースをPMOSトランジスタ18のＰ+拡散層と
共通にしたNPNバイポーラトランジスタの列、20,21はNM
OSトランジスタの列、22はNPNバイポーラトランジスタ
の列、23はVcc（電源）配線、24はGND（接地）配線、26
は１ベーシックセルである。
と共通に、ベースをPMOSトランジスタ18のＰ+拡散層と
共通にしたNPNバイポーラトランジスタの列、20,21はNM
OSトランジスタの列、22はNPNバイポーラトランジスタ
の列、23はVcc（電源）配線、24はGND（接地）配線、26
は１ベーシックセルである。
MOSトランジスタ7,8,9,10で構成されるフリップフロ
ップは、１ビットのデータを記憶する。このフリップフ
ロップの入出力をビット線対に接続するためのゲートが
MOSトランジスタ5,6にるアクセスゲートである。アクセ
スゲート5,6は、その導通、非導通をワード線１によっ
て制御される。ビット線対2,3は、ワード線１によって
選択されたメモリセルフリップフロップのデータを読み
出したり、書き込んだりするものである。メモリセルの
記憶ノードA,Bはそれぞれ互いに反転した情報を保持し
ている。いま、ノードＡが“H"の状態のときにワード線
１が選択されると、読み出し専用データ線４に接続され
たアクセストランジスタ15,16が導通する。このとき、
ノードＢが“L"の状態であるので、MOSトランジスタ14
は非導通である。このため、NPNバイポーラトランジス
タ11のベース電圧はVccになる。NPNバイポーラトランジ
スタ12のベース電圧は、MOSトランジスタ14が非導通で
あるので、抵抗17により0Vになる。
ップは、１ビットのデータを記憶する。このフリップフ
ロップの入出力をビット線対に接続するためのゲートが
MOSトランジスタ5,6にるアクセスゲートである。アクセ
スゲート5,6は、その導通、非導通をワード線１によっ
て制御される。ビット線対2,3は、ワード線１によって
選択されたメモリセルフリップフロップのデータを読み
出したり、書き込んだりするものである。メモリセルの
記憶ノードA,Bはそれぞれ互いに反転した情報を保持し
ている。いま、ノードＡが“H"の状態のときにワード線
１が選択されると、読み出し専用データ線４に接続され
たアクセストランジスタ15,16が導通する。このとき、
ノードＢが“L"の状態であるので、MOSトランジスタ14
は非導通である。このため、NPNバイポーラトランジス
タ11のベース電圧はVccになる。NPNバイポーラトランジ
スタ12のベース電圧は、MOSトランジスタ14が非導通で
あるので、抵抗17により0Vになる。
したがって、読み出し専用データ線４はアクセスゲー
ト15を介して、NPNトランジスタ11によるエミッタフォ
ロア出力に接続される。このため、読み出し専用データ
線４は“H"に充電される。逆にノードＡが“L"である場
合に、ワード線１が選択されたとき、アクセスゲート1
5,16が導通する。このとき、ノードＢはノードＡの反転
データであるので、ノードＢは“H"である。したがって
NMOSトランジスタ14が導通する。NPNトランジスタ11の
ベースはノードＡが“L"であるので0V、NPNトランジス
タ12のベースは読み出し専用データ線４より、アクセス
ゲート16,NMOSトランジスタ14を介して電流が供給され
る。このベース電流により、NPNトランジスタ12のコレ
クタ電流が流れて、読み出し専用データ線４の電荷が放
電される。
ト15を介して、NPNトランジスタ11によるエミッタフォ
ロア出力に接続される。このため、読み出し専用データ
線４は“H"に充電される。逆にノードＡが“L"である場
合に、ワード線１が選択されたとき、アクセスゲート1
5,16が導通する。このとき、ノードＢはノードＡの反転
データであるので、ノードＢは“H"である。したがって
NMOSトランジスタ14が導通する。NPNトランジスタ11の
ベースはノードＡが“L"であるので0V、NPNトランジス
タ12のベースは読み出し専用データ線４より、アクセス
ゲート16,NMOSトランジスタ14を介して電流が供給され
る。このベース電流により、NPNトランジスタ12のコレ
クタ電流が流れて、読み出し専用データ線４の電荷が放
電される。
以上のように、この発明に係るメモリセルによれば、
そのベースがメモリセルフリップフロップの一方の記憶
ノードに接続され、そのコレクタが電源に接続され、そ
のエミッタが第１のアクセスゲートを介して読み出し用
データ線に接続された第１のNPNバイポーラトランジス
タと、そのコレクタが読み出し用データ線に接続され、
そのベースが上記メモリセルフリップフロップの他方の
記憶ノードにより制御されたMOSトランジスタ及び第２
のアクセスゲートを介して上記読み出し用データ線に接
続されるとともに抵抗を介して接地電位に接続され、そ
のエミッタが接地電位に接続された第２のNPNバイポー
ラトランジスタとを備え、読み出し専用データ線を上記
のバイポーラトランジスタを使用して駆動するようにし
たので、読み出し速度が速く、また読み出し専用データ
線の状態によりメモリセルの記憶データが変化すること
がないメモリセルを得られる効果がある。
そのベースがメモリセルフリップフロップの一方の記憶
ノードに接続され、そのコレクタが電源に接続され、そ
のエミッタが第１のアクセスゲートを介して読み出し用
データ線に接続された第１のNPNバイポーラトランジス
タと、そのコレクタが読み出し用データ線に接続され、
そのベースが上記メモリセルフリップフロップの他方の
記憶ノードにより制御されたMOSトランジスタ及び第２
のアクセスゲートを介して上記読み出し用データ線に接
続されるとともに抵抗を介して接地電位に接続され、そ
のエミッタが接地電位に接続された第２のNPNバイポー
ラトランジスタとを備え、読み出し専用データ線を上記
のバイポーラトランジスタを使用して駆動するようにし
たので、読み出し速度が速く、また読み出し専用データ
線の状態によりメモリセルの記憶データが変化すること
がないメモリセルを得られる効果がある。
第１図はこの発明の一実施例によるメモリセルの回路
図、第２図はこの発明の一実施例のマスクパターン図、
第３図は第２図のマスクパターン図の等価回路図、第４
図は従来のメモリセルを示す回路図である。 １はワード線、2,3はビット線対、４は読み出し用デー
タ線、5,6はアクセスゲート7,8及び9,10はメモリセルフ
リップフロップを構成するCMOSインバータ、11,12はNPN
バイポーラトランジスタ、15,16はアクセスゲート、14
はNMOSトランジスタ、17は抵抗である。 なお図中同一符号は同一又は相当部分を示す。
図、第２図はこの発明の一実施例のマスクパターン図、
第３図は第２図のマスクパターン図の等価回路図、第４
図は従来のメモリセルを示す回路図である。 １はワード線、2,3はビット線対、４は読み出し用デー
タ線、5,6はアクセスゲート7,8及び9,10はメモリセルフ
リップフロップを構成するCMOSインバータ、11,12はNPN
バイポーラトランジスタ、15,16はアクセスゲート、14
はNMOSトランジスタ、17は抵抗である。 なお図中同一符号は同一又は相当部分を示す。
Claims (1)
- 【請求項１】そのベースがメモリセルフリップフロップ
の一方の記憶ノードに接続され、そのコレクタが電源に
接続され、そのエミッタが第１のアクセスゲートを介し
て読み出し用データ線に接続された第１のNPNバイポー
ラトランジスタと、 そのコレクタが読み出し用データ線に接続され、そのベ
ースが上記メモリセルフリップフロップの他方の記憶ノ
ードにより制御されたMOSトランジスタ及び第２のアク
セスゲートを介して上記読み出し用データ線に接続され
るとともに抵抗を介して接地電位に接続され、そのエミ
ッタが接地電位に接続された第２のNPNバイポーラトラ
ンジスタとを備えたことを特徴とするメモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017495A JP2542098B2 (ja) | 1990-01-25 | 1990-01-25 | メモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017495A JP2542098B2 (ja) | 1990-01-25 | 1990-01-25 | メモリセル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03222191A JPH03222191A (ja) | 1991-10-01 |
| JP2542098B2 true JP2542098B2 (ja) | 1996-10-09 |
Family
ID=11945583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2017495A Expired - Fee Related JP2542098B2 (ja) | 1990-01-25 | 1990-01-25 | メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2542098B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5919435A (ja) * | 1982-07-23 | 1984-01-31 | Hitachi Ltd | 半導体集積回路装置 |
| JPH01307091A (ja) * | 1988-06-03 | 1989-12-12 | Mitsubishi Electric Corp | マルチポートメモリ |
-
1990
- 1990-01-25 JP JP2017495A patent/JP2542098B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03222191A (ja) | 1991-10-01 |
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|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
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Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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