JPS63269394A

JPS63269394A - 半導体記憶装置

Info

Publication number: JPS63269394A
Application number: JP62103206A
Authority: JP
Inventors: Toshihiko Mori; 俊彦森
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1987-04-28
Filing date: 1987-04-28
Publication date: 1988-11-07
Also published as: JPH0561717B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕本発明は、半導体記憶装置に於いて、共鳴トンネリング
・トランジスタのコレクタ・エミッタと直列に負荷を接
続し、且つ、そのベースに抵抗を接続して第１の入力端
を、そして、同じくベースに抵抗を接続して第２の入力
端をそれぞれ設けることに依り、１個の能動素子を用い
るのみでスタティック・ランダム・アクセス・メモリを
構成できるようにした。

〔産業上の利用分野〕

本発明は、１個の共鳴トンネリング・トランジスタ（ｒ
ｅｓｏｎａｎｔ−ｔｕｎｎｅ　１　ｉｎｇｔｒａｎｓｉ
ｓｔｏｒ：ＲＴＴ）で構成された半導体記憶回路に関す
る。

〔従来の技術〕

一般に、スタティック・ランダム・アクセス・メモリ　
（ｓｔａｔｉｃ　　ｒａｎｄｏｍ　　ａｃｃｅｓ　ｓ　
　ｍｅｍｏ　ｒ　ｙ　：　ＳＲＡＭ）に於いては、一つ
のメモリ・セルを構成するのに最低４個のＦＥＴ（ｆｉ
ｅｌｄ　　ｅｆｆｅｃｔ　　ｔｒａｎｓｉｓｔ　ｏ　ｒ
）を用いていて、そのうち２個をクリップ・フロップ回
路に当て、そして、残り２個をトランスファ・ゲートに
当てている。また、ダブル・エミッタのバイポーラ・ト
ランジスタの場合には最低２個が必要である。

（発明が解決しようとする問題点〕現在、半導体集積回路装置に於ける解決すべき最大の技
術的課題としては高集積化が挙げられ、前記の如き半導
体記憶回路もその例外ではない。

ところで、従来、その目的を達成する為、トランジスタ
自体を如何に小型化するかに努力が払われてきたが、こ
のようなことは早晩行き詰まることは必至であるから、
何か別の手段を採ることが必要となる。

そこで考えられることは、半導体集積回路装置としての
作用や効果は変わるところがないようにし、しかも、そ
れを構成するトランジスタの数は少なくなるようにする
ことである。

然しなから、半導体記憶回路の場合、通常のトランジス
タを使用している限り、そのような問題に対処するには
限界があり、これも手詰まり状態にある。

本発明は、例えば共鳴トンネリング・ホット・エレクト
ロン・トランジスタ（ｒｅｓｏｎａｎｔ−ｔｕｎｎｅｌ
ｉｎｇ　　ｈｏｔ　　ｅｌｅｃｔｒ。

ｎ　　ｔｒａｎｓｉｓｔｏｒ：ＲＨＥＴ）の如きＲＴＴ
で半導体記憶回路を構成することに依り、必要とされる
トランジスタの数を低減させ、集積度を向上させようと
する。

〔問題点を解決するための手段〕

近年、ＲＨＥＴを始めとし、キャリヤの注入源として共
鳴トンネル障壁を利用する、所謂、ＲＴＴの研究及び開
発が盛んである。

第４図はＲＴＴの一種であるＲ　ＨＥ　Ｔの電圧・電流
特性を表す線図であり、横軸にはベース・エミッタ間電
圧■、を、また、縦軸にはベース電流Ｉ、並びにコレク
タ電流ＩＣをそれぞれ採っである。

図では、ベース電流ｉｓ及びコレクタ電流■。

の特性線に対し、ベース入力電圧■８が■□であるとき
（一点鎖線）、Ｖｌｇであるとき（実線）、ＶＩｌ３であるとき（二点鎖線）それぞれの負荷線が表され、また、Ｓｌ及びＳ２は安定
点を示している。

図から判るように、ＲＨＥＴに於けるベース電流ＩＩは
Ｎ字型特性を示し、所謂、微分負性抵抗特性をもってい
て、コレクタ電流Ｉ、はベース電流ｉｓに微分負性抵抗
特性が現れるまでは殆ど流れず、それが現れてからは急
速に立ち上がる（要すれば、特願昭６１−１３８６３０
号参照）。

このような特性を利用すれば、１個のＲＨＥＴでフリッ
プ・フロップ回路を構成することができる。

第５図はＲＨＥＴを用いたフリップ・フロップ回路を表
し、第４図に於いて用いた記号と同記号は同部分を示す
か或いは同じ意味を持つものとする。

図に於いて、ＱはＲＨＥＴであるトランジスタ、Ｒ３は
ベース・エミッタと直列に挿入された抵抗、■、はベー
ス入力電圧、ＶＣＣは正側電源レベルをそれぞれ示して
いる。

第４図を参照しつつ第５図に見られる回路の動作を説明
する。

Ｖｍ＝ＶｓｚＯ時、動作点に二つの安定点Ｓ、並びに８
２が存在し、安定点ＳＩの場合、コレクタ電流ＩＣは殆
ど流れていないから、このトランジスタＱはオフ状態で
あり、また、安定点Ｓ２の場合、コレクタ電流■、は流
れているから、トランジスタＱはオン状態である。

動作点を安定点Ｓ１からＳｚ、即ち、トランジスタＱを
オフからオンに遷移させるには、一旦、Ｖｌ　＞Ｖｌ３
としてから再びＶＩｌ−ＶＩｌ２にすれば良い。

動作点を安定点Ｓ２からＳｌ、即ち、トランジスタＱを
オンからオフに遷移させるには、一旦、Ｖｌｌ＜Ｖｌｌ
としてから再びＶ、＝ＶＢ□にすれば良い。

前記説明から判るように、第５図に見られる回路は能動
素子として僅か１個のトランジスタＱを使用するのみで
フリップ・フロップ動作を行うことができる。

本発明者は、前記のようにＲＨＥＴなどＲＴＴが１個の
みでフリップ・フロップ回路を構成し得ることから、そ
れに若干の改変を施すことで極めて容易にＳＲＡＭを実
現させることに成功した。

第１図は本発明に依る半導体記憶装置の原理を説明する
為の要部回路図を表し、第５図に於いて用いた記号と同
記号は同部分を示すか或いは同じ意味を持つものとする
。

図に於いて、Ｒ＋　、Ｒｔ　、Ｒａは抵抗、Ｉｏ及び■
。２は入力信号、Ｏ２は出力信号をそれぞれ示している
。尚、ここでは、入力信号Ｉｒｕ及びＩ、ｌ□が抵抗Ｒ
４及びＲ２を通って現れたものがベース入力端子■８で
あるとしている。

第２図（Ａ）乃至（Ｄ）は第１図に見られる半導体記憶
装置の動作を説明する為のタイミング・チャートを表し
、（Ａ）は入力信号Ｉ０に、（Ｂ）は入力信号１１に、
（Ｃ）はベース入力電圧■。

に、（Ｄ）は出力信号Ｏ２に関するものであり、何れに
於いても、横軸には時間を、縦軸にはレベルをそれぞれ
採ってあり、第１図及び第４図に於いて用いた記号と同
記号は同部分を示すか或いは同じ意味を持つものとする
。

図に於いて、Ｔ’＋　、Ｔｚ　、Ｔ３　、Ｔ４　、Ｔｓ
はタイミングをそれぞれ示している。

第２図（Ａ）乃至（Ｄ）を参照しつつ第１図に見られる
半導体記憶装置の動作を説明する。

さて、今、第１図の半導体記憶装置に於いて、抵抗Ｒ３
とベース・エミッタ間抵抗とを加えた抵抗値に比較して
抵抗Ｒ１及びＲ２を小さく採っておけば、ベース入力電
圧Ｖ、は抵抗Ｒ８及びＲ２に略依存して決まる。尚、こ
こでは、抵抗Ｒ３及びＲｔＯ値は等しいものとしである
が、これには限定されない。そして、抵抗Ｒ３及びＲ２
の値が等しいときは、ベース入力電圧Ｖ、は、入力信号
Ｉｎｌと１．ｌ！との中間の値となる。また、トランジ
スタＱの動作点が安定点ＳＩにあればアンコンダクティ
ブ、即ち、オフ状態であって出力信号０゜は“Ｈ”レベ
ル、動作点が安定点Ｓ２にあればコンダクティブ、即ち
、オン状態であって出力信号０、は″Ｌルベルである。

入力信号■１及びＩ。を組み合わせれば、その平均の電
圧であるベース入力電圧ｖｌｌの値は、ハイ・レベル（
“Ｈ”レベル）、ミディアム・レベル（”Ｍ”レベル）
、ロー・レベル（“Ｌ”レベル）の３値が得られ、入力
信号Ｉ、、、並びにＩ７□が共に“Ｈ・レベルのときは
ベース入力電圧Ｖ、も・Ｈ・レベル、また、共に“Ｌ”
レベルのときは“Ｌ”レベル、更にまた、それ以外のと
きは“Ｍ”レベルである。

この半導体記憶装置に情報の書き込み或いは保存を行う
場合について説明する。

今、トランジスタＱの動作点が安定点ＳＬに在るものと
し、第２図に於けるタイミング下２或いはＴ４に見られ
るように、入力信号Ｉｎ＋及びＩｎ２が共に“Ｈ”レベ
ル、即ち、ベース入力電圧■。

が“Ｈ”レベルであるとき、それが第４図に於けるｖｓ
ｉより大になるように設定しておけば、トランジスタＱ
の動作点は安定点Ｓ、からＳｔに遷移するものである。

また、第２図に於けるタイミングＴ、に見られるように
、入力信号■、及び１１が共に“Ｌ”レベル、即ち、ベ
ース入力電圧ＶＢが“Ｌ”レベルであるとき、それが第
４図に於ける■、より小になるように設定しておけば、
トランジスタＱの動作点は安定点Ｓ２からＳｌに遷移す
るものである。

更にまた、入力信号■１及びＩ７□の何れか一方が“Ｈ
”レベル且つ他方が“Ｌ”レベルであるとき、ベース入
力電圧ＶＩｌが第４図に於けるＶ１１３及びＶ、の間と
なるように設定しておけば、トランジスタＱの動作点に
遷移は起こらない。

前記したところを取り纏めると、入力信号■１及び１．
、が共にＨ”レベル或いは“Ｌ”レベルである場合のみ
情報の書き込み（書き換え）が行われ、それ以外では、
情報は保存、即ち、半導体記憶装置はメモリ動作をする
ことになる。ここで、第２図に見られるように、パルス
である入力信号ＩＭＥを情報書き込み（書き換え）のタ
イミング・パルスであるとすると、このタイミング・パ
ルスが入った時、入力信号Ｉ０が“Ｈ”レベルであれば
、出力信号Ｏ４は“Ｈ”レベルから“Ｌ”レベルに変化
し、そして、その場合に入力信号Ｉｎ＋が“Ｌ”レベル
であれば、出力信号Ｏｔは“Ｌ”レベルから”Ｈ”レベ
ルに変化するものである。

次に、この半導体記憶装置で情報の読み出しを行う場合
について説明する。

この場合には、入力信号１　ｎｌとしては“Ｍ”レベル
を適用するので、入力信号Ｉ＋ｓｚが入っテモ・トラン
ジスタＱの動作点が安定点ＳｌからＳｔに遷移したり、
或いは、逆方向に遷移するなどの事態は起こらず、従っ
て、書き込み（書き換え）は行われない。

さて、トランジスタＱの動作点が安定点ＳＩに在るとし
、第２図のタイミングＴｔに見られるように、入力信号
１．１１が“Ｍ”レベルであって、そこにタイミング・
パルスである入力信号１ｎｔが入っても、トランジスタ
Ｑがアンコンダクティブ、即ち、オフ状態である為、出
力信号ＯＬの変化は極めて僅かしか起こらない。換言す
ると、この場合、入力信号１．に変化があっても出力信
号０１としては変化が殆ど起こらないのであり、第２図
（Ｄ）では、その状態を○で囲み記号Ａで指示しである
。

然しなから、トランジスタＱの動作点が安定点Ｓ２に在
ると、第２図のタイミングＴ５に見られるように、入力
信号１ｒ＋１が前記同様に“Ｍ”レベルであっても、そ
こに入力信号Ｉｎ！が入った場合には、トランジスタＱ
がコンダクティブ、即ち、オン状態になっていること、
しかも、第４図を見ても判るように僅かのベース入力電
圧■４の変化でコレクタ電流Ｔ、が急激に変化すること
から、出力信号０．には大きな変化が起こるものであり
、第２図ＣＤ＞では、その状態を○で囲み記号Ｂで指示
しである。

このような出力信号ＯＬに於ける変動の大きさを検出す
れば、トランジスタＱが安定点Ｓ１及びＳ！の何れの動
作点に在ったかが判り、情報の読み出しを行うことがで
きる。

前記したようなことから、本発明に依る半導体記憶装置
に於いては、ベース電流は微分負性抵抗特性をもち且つ
コレクタ電流は該微分負性抵抗特性が現れてから大きく
流れるトランジスタ（例えばトランジスタＱ）と、該ト
ランジスタのコレクタ・エミッタと直列接続された負荷
（例えば抵抗Ｒ，）と・該トランジスタのベースに抵抗
（例えば抵抗Ｒ＋）を接続して形成された第１の入力端
（例えば入力信号■１が印加される入力端）及び同じく
ベースに抵抗（例えば抵抗Ｒ１）を接続して形成された
第２の入力端（例えば入力信号ｒｎｚが印加される入力
端）とを備えている。

〔作用〕

前記手段を採ることに依り、第１の入力端及び第２の入
力端に“Ｈ″レベル或は“Ｌルベルの入力信号を印加す
ることで情報の書き込みを、また、第１の入力端に“Ｍ
”レベルの入力信号を、そして、第２の入力端にタイミ
ング・パルスである人力信号を印加することで情報の読
み出しをそれぞれ行うことが可能であり、従って、ＳＲ
ＡＭが僅か１個のＲＴＴと数本の抵抗で構成され、従来
と比較すると、必要とされる能動素子の数は少なくなり
、従って、半導体記憶装置の集積度は飛躍的に向上する
。

〔実施例〕

第３図は本発明一実施例の要部回路図を表し、第１図及
び第２図に於いて用いた記号と同記号は同部分を示すか
或いは同じ意味を持つものとする。

図に於いて、Ｑｌ、Ｑ２・・・・はＲＨＥ　Ｔであるト
ランジスタ、ＷＬＩ、ＷＬ２・・・・はワード線、ＢＬ
Ｉ、ＢＬ２・・・・はビット線、ＲＲｌ、ＲＬ２・・・
・は読み出し線をそれぞれ示している。

図から判るように、本実施例は、第１図及び第２図に関
して説明した半導体記憶装置をマトリクスに組んでアレ
イ化したものであり、トランジスタＱ１、Ｑ２・・・・
に対する入力信号Ｉｎ＋は、それぞれに対応するワード
線ＷＬＩ、ＷＬ２・・・・から、そして、入力信号１．
２は、同じく対応するビット線ＢＬ１．ＢＬ２・・・・
から与えられ、また、トランジスタＱｌ、Ｑ２・・・・
の出力端は、それぞれ対応する読み出し線ＲＬ１．ＲＬ
２・・・・に接続されているものである。

本実施例に於いて、書き込み（書き換え）を行うには、
ワード線ＷＬ　（ＷＬ　１　、　ＷＬ　２・・・・を代
表する）及びビット線ＢＬ　（ＢＬＩ、ＢＬ２・・・・
を代表する）の両方を“Ｈ”レベルにするか、或いは、
“Ｌ″レベルする。例えば、ワード線ＷＬを“Ｈ″レベ
ルしておき、ビット線ＢＬＩに“Ｈ”レベルのタイミン
グ・パルスを印加すると、トランジスタＱ１が選択され
て書き込みが行われる。

また、読み出しを行うには、例えば、ワード線ＷＬを“
Ｍ”レベルにしておき、ビット線ＢＬＩにタイミング・
パルスを印加すると、トランジスタＱｌから読み出し線
ＲＬＩに情報が読み出される。この際、他のトランジス
タＱ２・・・・などには変化がないことは云うまでもな
いが、若し、読み出された情報、即ち、電流が他のメモ
リ・セルに影響を及ぼす懸念があれば、トランジスタＱ
（Ｑｌ、Ｑ２・・・・を代表する）の出力端と読み出し
線ＲＬ　（ＲＬＩ、ＲＬ２・・・・を代表する）との間
にキャパシタを介挿し、電圧変化のみを取り出すように
すれば問題はなくなる。

〔発明の効果〕

本発明に依る半導体記憶装置に於いては、共鳴トンネリ
ング・トランジスタのコレクタ・エミッタと直列に負荷
を接続し、且つ、そのベースに抵抗を接続して第１の入
力端を、そして、同じくベースに抵抗を接続して第２の
入力端をそれぞれ設けである。

このような構成を採ることに依り、第１の入力端及び第
２の入力端にＨ”レベル或いは″Ｌルベルの入力信号を
印加することで情報の書き込みを、また、第１の入力端
に“Ｍ”レベルの入力信号を、そして、第２の入力端に
タイミング・パルスである入力信号を印加することで情
報の読み出しをそれぞれ行うことが可能であり、従って
、ＳＲＡＭが僅か１個のＲＴＴと数本の抵抗で構成され
、従来と比較すると、必要とされる能動素子の数は少な
くなり、従って、半導体記憶装置の集積度は飛躍的に向
上する。

【図面の簡単な説明】

第１図は本発明の詳細な説明する為の半導体記憶装置の
要部回路図、第２図（Ａ）乃至（Ｄ）は第１図に見られ
る半導体記憶装置の動作を説明する為のタイミング・チ
ャート、第３図は本発明一実施例の要部回路図、第４図
はＲＨＥＴの電圧・電流特性を示す線図、第５図はＲＨ
ＥＴを用いたフリップ・フロップ回路の要部回路図をそ
れぞれ表している。図に於いて、１．はベース電流、Ｉ、はコレクタＮ？Ｍ
、、■、はベース・エミッタ間電圧、Ｓ１及’Ｃ）　Ｓ
　ｚは安定点、ＱはＲＨＥＴであるトランジスタ、Ｒ＋
　、Ｒｚ　、Ｒ３、Ｒａは抵抗、Ｉ７□並びに１７□は
入力信号、０．は出力信号、■、はベース入力電圧、Ｖ
ＣＣは正側電源レベルを示している。特許出願人　　　富士通株式会社代理人弁理士　　相　谷　昭　司代理人弁理士　　渡　邊　弘　− ＲＨＥＴを用いた半導体記憶装置の要部回路図第１図実施例の要部回路図第３図ＲＨＥ丁の電圧・電流特性を示す線図第４図ＲＨＥＴ奄用いたフリラフ゛・フロップ回路の要部回路
図第５図

Claims

【特許請求の範囲】ベース電流は微分負性抵抗特性をもち且つコレクタ電流
は該微分負性抵抗特性が現れてから大きく流れるトラン
ジスタと、該トランジスタのコレクタ・エミッタと直列接続された
負荷と、該トランジスタのベースに抵抗を接続して形成された第
１の入力端及び同じくベースに抵抗を接続して形成され
た第２の入力端とを備えてなることを特徴とする半導体記憶装置。