JPH05268062A - エミッタ結合論理回路 - Google Patents
エミッタ結合論理回路Info
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- JPH05268062A JPH05268062A JP6055292A JP6055292A JPH05268062A JP H05268062 A JPH05268062 A JP H05268062A JP 6055292 A JP6055292 A JP 6055292A JP 6055292 A JP6055292 A JP 6055292A JP H05268062 A JPH05268062 A JP H05268062A
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Abstract
(57)【要約】
【目的】 ＥＣＬ回路を構成する差動対トランジスタの
動作を補償したエミッタ結合論理回路に関し、差動対を
構成するトランジスタの飽和を防止すると共に、安定動
作および低電源電圧（低消費電力）での駆動が可能なエ
ミッタ結合論理回路の提供を目的とする。 【構成】 差動対を構成する第１および第２のトランジ
スタT1,T2 を備えたエミッタ結合論理回路であって、該
第１および第２のトランジスタT1,T2 をショットキー・
バリア・ダイオード・クランプ付きのトランジスタで構
成し、該第１および第２のトランジスタT1,T2 の飽和を
防止すると共に、該第１および第２のトランジスタT1,
T2のコレクタ間に第１および第２の電位設定手段D1,D2;
MOS1,MOS2を設け、該第１および第２のトランジスタT1,
T2のコレクタ間のスウィング電圧を補償するように構
成する。
動作を補償したエミッタ結合論理回路に関し、差動対を
構成するトランジスタの飽和を防止すると共に、安定動
作および低電源電圧（低消費電力）での駆動が可能なエ
ミッタ結合論理回路の提供を目的とする。 【構成】 差動対を構成する第１および第２のトランジ
スタT1,T2 を備えたエミッタ結合論理回路であって、該
第１および第２のトランジスタT1,T2 をショットキー・
バリア・ダイオード・クランプ付きのトランジスタで構
成し、該第１および第２のトランジスタT1,T2 の飽和を
防止すると共に、該第１および第２のトランジスタT1,
T2のコレクタ間に第１および第２の電位設定手段D1,D2;
MOS1,MOS2を設け、該第１および第２のトランジスタT1,
T2のコレクタ間のスウィング電圧を補償するように構
成する。
Description
【０００１】
【産業上の利用分野】本発明はエミッタ結合論理回路
（ＥＣＬ回路）に関し、特に、ＥＣＬ回路を構成する差
動対トランジスタの動作を補償したエミッタ結合論理回
路に関する。近年、半導体集積回路技術の進歩に伴っ
て、高集積化, 高速化, および, 低消費電力化の要求が
一層強くなって来ている。これらの要求は、高速動作が
可能ではあるが消費電力の大きいＥＣＬ回路についても
同様である。さらに、ＥＣＬ回路に対しては、差動対を
構成するトランジスタの飽和を防止すると共に、安定動
作および低電源電圧（低消費電力）での駆動が要望され
ている。
（ＥＣＬ回路）に関し、特に、ＥＣＬ回路を構成する差
動対トランジスタの動作を補償したエミッタ結合論理回
路に関する。近年、半導体集積回路技術の進歩に伴っ
て、高集積化, 高速化, および, 低消費電力化の要求が
一層強くなって来ている。これらの要求は、高速動作が
可能ではあるが消費電力の大きいＥＣＬ回路についても
同様である。さらに、ＥＣＬ回路に対しては、差動対を
構成するトランジスタの飽和を防止すると共に、安定動
作および低電源電圧（低消費電力）での駆動が要望され
ている。
【０００２】
【従来の技術】図１１は従来のエミッタ結合論理回路
（ＥＣＬ回路）の一例を示す基本差動対構成回路図であ
り、図１２は図１１のエミッタ結合論理回路を適用した
縦積論理構成の差動対構成回路図である。図１１および
図１２に示されるように、従来のＥＣＬ回路の差動対を
構成するトランジスタT10,T20 およびT10,T20; T30,T40
は、通常のＮＰＮ型バイポーラトランジスタで構成され
ている。ここで、参照符号 VCCは高電位電源を示し、ま
た、 VEEは低電位電源を示している。
（ＥＣＬ回路）の一例を示す基本差動対構成回路図であ
り、図１２は図１１のエミッタ結合論理回路を適用した
縦積論理構成の差動対構成回路図である。図１１および
図１２に示されるように、従来のＥＣＬ回路の差動対を
構成するトランジスタT10,T20 およびT10,T20; T30,T40
は、通常のＮＰＮ型バイポーラトランジスタで構成され
ている。ここで、参照符号 VCCは高電位電源を示し、ま
た、 VEEは低電位電源を示している。
【０００３】差動対を構成する一方のトランジスタT10
(T30)のベースには、入力信号IN(IN0) が印加され、他
方のトランジスタT20(T40)には、前記入力信号の反転信
号#IN(#IN0),或いは, 一定の基準電圧（リファレンス電
圧)VREF(VREF0)が印加されるようになっている。
(T30)のベースには、入力信号IN(IN0) が印加され、他
方のトランジスタT20(T40)には、前記入力信号の反転信
号#IN(#IN0),或いは, 一定の基準電圧（リファレンス電
圧)VREF(VREF0)が印加されるようになっている。
【０００４】
【発明が解決しようとする課題】上述した図１１および
図１２のような構成を有する従来のＥＣＬ回路では、入
力信号や基準電圧の電源変動並びに温度変動、製造上の
バラツキ、および、ノイズ等の要因により、差動対を構
成するトランジスタT10,T20(T30,T40)のベース・コレク
タ間の電位が順バイアスとなって、トランジスタが飽和
する可能性がある。さらに、上記差動対トランジスタの
飽和発生時においては、該トランジスタのベース・コレ
クタ接合容量の充電（チャージ）や寄生ＰＮＰトランジ
スタの活性化等が生じて、ＥＣＬ回路の安定動作および
高速動作を妨げることにもなる。特に、多段の縦積構成
の論理を採用したＥＣＬ回路において、電源電圧の低下
や低電源電圧での動作を図る場合に上記の問題が大きな
ものとなる。
図１２のような構成を有する従来のＥＣＬ回路では、入
力信号や基準電圧の電源変動並びに温度変動、製造上の
バラツキ、および、ノイズ等の要因により、差動対を構
成するトランジスタT10,T20(T30,T40)のベース・コレク
タ間の電位が順バイアスとなって、トランジスタが飽和
する可能性がある。さらに、上記差動対トランジスタの
飽和発生時においては、該トランジスタのベース・コレ
クタ接合容量の充電（チャージ）や寄生ＰＮＰトランジ
スタの活性化等が生じて、ＥＣＬ回路の安定動作および
高速動作を妨げることにもなる。特に、多段の縦積構成
の論理を採用したＥＣＬ回路において、電源電圧の低下
や低電源電圧での動作を図る場合に上記の問題が大きな
ものとなる。
【０００５】本発明は、上述した従来のエミッタ結合論
理回路が有する課題に鑑み、差動対を構成するトランジ
スタの飽和を防止すると共に、安定動作および低電源電
圧（低消費電力）での駆動が可能なエミッタ結合論理回
路の提供を目的とする。
理回路が有する課題に鑑み、差動対を構成するトランジ
スタの飽和を防止すると共に、安定動作および低電源電
圧（低消費電力）での駆動が可能なエミッタ結合論理回
路の提供を目的とする。
【０００６】
【課題を解決するための手段】本発明によれば、差動対
を構成する第１および第２のトランジスタT1,T2 を備え
たエミッタ結合論理回路であって、該第１および第２の
トランジスタT1,T2 をショットキー・バリア・ダイオー
ド・クランプ付きのトランジスタで構成し、該第１およ
び第２のトランジスタT1,T2 の飽和を防止すると共に、
該第１および第２のトランジスタT1, T2のコレクタ間に
第１および第２の電位設定手段D1,D2;MOS1,MOS2 を設
け、該第１および第２のトランジスタT1, T2のコレクタ
間のスウィング電圧を補償するようにしたことを特徴と
するエミッタ結合論理回路が提供される。
を構成する第１および第２のトランジスタT1,T2 を備え
たエミッタ結合論理回路であって、該第１および第２の
トランジスタT1,T2 をショットキー・バリア・ダイオー
ド・クランプ付きのトランジスタで構成し、該第１およ
び第２のトランジスタT1,T2 の飽和を防止すると共に、
該第１および第２のトランジスタT1, T2のコレクタ間に
第１および第２の電位設定手段D1,D2;MOS1,MOS2 を設
け、該第１および第２のトランジスタT1, T2のコレクタ
間のスウィング電圧を補償するようにしたことを特徴と
するエミッタ結合論理回路が提供される。
【０００７】
【作用】本発明のエミッタ結合論理回路によれば、差動
対を構成する第１および第２のトランジスタT1,T2 は、
ショットキー・バリア・ダイオード・クランプ付きのト
ランジスタで構成される。これによって、第１および第
２のトランジスタT1,T2のベース. コレクタ間が、ショ
ットキー・バリア・ダイオードの順方向電圧VFでクラン
プされ、該トランジスタT1,T2 の飽和が防止されること
になる。さらに、第１および第２のトランジスタT1, T2
のコレクタ間に第１および第２の電位設定手段D1,D2;MO
S1,MOS2 を設けることによって、該第１および第２のト
ランジスタT1, T2のコレクタ間のスウィング電圧が補償
されることになる。
対を構成する第１および第２のトランジスタT1,T2 は、
ショットキー・バリア・ダイオード・クランプ付きのト
ランジスタで構成される。これによって、第１および第
２のトランジスタT1,T2のベース. コレクタ間が、ショ
ットキー・バリア・ダイオードの順方向電圧VFでクラン
プされ、該トランジスタT1,T2 の飽和が防止されること
になる。さらに、第１および第２のトランジスタT1, T2
のコレクタ間に第１および第２の電位設定手段D1,D2;MO
S1,MOS2 を設けることによって、該第１および第２のト
ランジスタT1, T2のコレクタ間のスウィング電圧が補償
されることになる。
【０００８】すなわち、本発明のエミッタ結合論理回路
によれば、差動対を構成するトランジスタの飽和を防止
すると共に、安定動作および低電源電圧（低消費電力）
での駆動を行うことができる。
によれば、差動対を構成するトランジスタの飽和を防止
すると共に、安定動作および低電源電圧（低消費電力）
での駆動を行うことができる。
【０００９】
【実施例】以下、図面を参照して本発明に係るエミッタ
結合論理回路（ＥＣＬ回路）の実施例を説明する。図１
は本発明に係るエミッタ結合論理回路の第１の形態を示
す基本差動対構成回路図である。同図において、参照符
号 R1,R2は抵抗器,T1,T2はショットキー・バリア・ダイ
オード・クランプ付きのＮＰＮ型バイポーラトランジス
タ, そして, CSは定電流源を示している。ここで、参照
符号 VCCは高電位電源を示し、 VEEは低電位電源を示し
ている。
結合論理回路（ＥＣＬ回路）の実施例を説明する。図１
は本発明に係るエミッタ結合論理回路の第１の形態を示
す基本差動対構成回路図である。同図において、参照符
号 R1,R2は抵抗器,T1,T2はショットキー・バリア・ダイ
オード・クランプ付きのＮＰＮ型バイポーラトランジス
タ, そして, CSは定電流源を示している。ここで、参照
符号 VCCは高電位電源を示し、 VEEは低電位電源を示し
ている。
【００１０】図１に示されるように、本発明のＥＣＬ回
路の第１の形態は、差動対を構成する第１および第２の
トランジスタT1,T2 をショットキー・バリア・ダイオー
ド・クランプ付き（ＳＢＤクランプ付き）のＮＰＮ型バ
イポーラトランジスタで構成するようになっている。こ
こで、ＳＢＤクランプ付きのＮＰＮ型バイポーラトラン
ジスタT1,T2 は、該トランジスタのベース・コレクタ間
に対して順方向にショットキー・バリア・ダイオード
（ＳＢＤ）が接続されるようになっている。
路の第１の形態は、差動対を構成する第１および第２の
トランジスタT1,T2 をショットキー・バリア・ダイオー
ド・クランプ付き（ＳＢＤクランプ付き）のＮＰＮ型バ
イポーラトランジスタで構成するようになっている。こ
こで、ＳＢＤクランプ付きのＮＰＮ型バイポーラトラン
ジスタT1,T2 は、該トランジスタのベース・コレクタ間
に対して順方向にショットキー・バリア・ダイオード
（ＳＢＤ）が接続されるようになっている。
【００１１】このように、差動対トランジスタをＳＢＤ
クランプ付きのトランジスタT1,T2で構成することによ
って、トランジスタのベース・コレクタ間の電位が順バ
イアスとなるような場合でも、該トランジスタT1,T2 の
ベース・コレクタ間の電位はＳＢＤの順方向電圧VF（約
300〜400 ミリボルト）程度にクランプされ、その結
果、トランジスタT1,T2 のベース・コレクタ間が過度に
順バイアスになることが防止される。さらに、差動対ト
ランジスタT1,T2 のベースをエミッタ, コレクタをベー
ス, そして, 基板をコレクタとする寄生ＰＮＰトランジ
スタが活性化することを防止することができる。すなわ
ち、本発明のエミッタ結合論理回路の第１の形態によれ
ば、エミッタ結合論理回路の差動対を構成するトランジ
スタが過度の飽和を防止するとができ、安定動作, 高速
動作, および, 低電源電圧での動作を確保することがで
きる。
クランプ付きのトランジスタT1,T2で構成することによ
って、トランジスタのベース・コレクタ間の電位が順バ
イアスとなるような場合でも、該トランジスタT1,T2 の
ベース・コレクタ間の電位はＳＢＤの順方向電圧VF（約
300〜400 ミリボルト）程度にクランプされ、その結
果、トランジスタT1,T2 のベース・コレクタ間が過度に
順バイアスになることが防止される。さらに、差動対ト
ランジスタT1,T2 のベースをエミッタ, コレクタをベー
ス, そして, 基板をコレクタとする寄生ＰＮＰトランジ
スタが活性化することを防止することができる。すなわ
ち、本発明のエミッタ結合論理回路の第１の形態によれ
ば、エミッタ結合論理回路の差動対を構成するトランジ
スタが過度の飽和を防止するとができ、安定動作, 高速
動作, および, 低電源電圧での動作を確保することがで
きる。
【００１２】図２は本発明に係るエミッタ結合論理回路
の第２の形態を示す基本差動対構成回路図である。同図
(a)および(b) において、参照符号 T10,T20は通常のＮ
ＰＮ型バイポーラトランジスタ, D1,D2 はショットキー
・バリア・ダイオード（ＳＢＤ), MOS1,MOS2はＭＯＳト
ランジスタを示している。図２(a) に示されるように、
本発明のＥＣＬ回路の第２の形態は、差動対を構成する
第１および第２のトランジスタT10,T20 のコレクタ間に
異なる方向の第１および第２のＳＢＤ D1,D2を設けるよ
うになっている。これにより、トランジスタT10,T20 の
コレクタ間のスウィング電圧（ＥＣＬ回路差動対の出力
電圧振幅）はＳＢＤ D1,D2の順方向電圧VF（約 300〜40
0 ミリボルト）程度とされ、その結果、スウィング電圧
が該ＳＢＤ D1,D2の順方向電圧VFにより補償されること
になる。
の第２の形態を示す基本差動対構成回路図である。同図
(a)および(b) において、参照符号 T10,T20は通常のＮ
ＰＮ型バイポーラトランジスタ, D1,D2 はショットキー
・バリア・ダイオード（ＳＢＤ), MOS1,MOS2はＭＯＳト
ランジスタを示している。図２(a) に示されるように、
本発明のＥＣＬ回路の第２の形態は、差動対を構成する
第１および第２のトランジスタT10,T20 のコレクタ間に
異なる方向の第１および第２のＳＢＤ D1,D2を設けるよ
うになっている。これにより、トランジスタT10,T20 の
コレクタ間のスウィング電圧（ＥＣＬ回路差動対の出力
電圧振幅）はＳＢＤ D1,D2の順方向電圧VF（約 300〜40
0 ミリボルト）程度とされ、その結果、スウィング電圧
が該ＳＢＤ D1,D2の順方向電圧VFにより補償されること
になる。
【００１３】すなわち、本発明のエミッタ結合論理回路
の第２の形態によれば、入力信号や基準電圧の電源変動
並びに温度変動、製造上のバラツキ、および、ノイズ等
に関わらず、差動対を構成するトランジスタのコレクタ
間のスウィング電圧（ＥＣＬ回路差動対の出力電圧振
幅）を所定の範囲（ＳＢＤ D1,D2の順方向電圧VF）に補
償することができる。このようにして、ＥＣＬ回路差動
対の出力電圧振幅をクランプすることにより、出力がレ
ベル・シフトされて（レベル・シフトなしの場合も考え
られる）次段の差動対を構成するトランジスタの入力に
なる場合に、該次段の差動対トランジスタのベース・コ
レクタ間が過度に順バイアスになるのを防止することが
できる。
の第２の形態によれば、入力信号や基準電圧の電源変動
並びに温度変動、製造上のバラツキ、および、ノイズ等
に関わらず、差動対を構成するトランジスタのコレクタ
間のスウィング電圧（ＥＣＬ回路差動対の出力電圧振
幅）を所定の範囲（ＳＢＤ D1,D2の順方向電圧VF）に補
償することができる。このようにして、ＥＣＬ回路差動
対の出力電圧振幅をクランプすることにより、出力がレ
ベル・シフトされて（レベル・シフトなしの場合も考え
られる）次段の差動対を構成するトランジスタの入力に
なる場合に、該次段の差動対トランジスタのベース・コ
レクタ間が過度に順バイアスになるのを防止することが
できる。
【００１４】また、図２(b) に示されるように、本発明
のＥＣＬ回路の第２の形態の変形例は、差動対を構成す
る第１および第２のトランジスタT10,T20 のコレクタ間
に一対のＭＯＳトランジスタMOS1,MOS2 のソースおよび
ドレインを接続し、該ＭＯＳトランジスタMOS1,MOS2 の
閾値電圧によりトランジスタT10,T20 のコレクタ間にお
ける電圧のスイング幅を規定するようになっている。こ
こで、ＭＯＳトランジスタMOS1,MOS2 のゲートは、該Ｍ
ＯＳトランジスタMOS1,MOS2 の極性によりトランジスタ
T10,T20 のコレクタの一方だけに接続される場合もあ
る。尚、以下の各例においても、差動対トランジスタの
コレクタ間に設けるショットキー・バリア・ダイオード
としてＭＯＳトランジスタを使用することができるのは
いうまでもない。
のＥＣＬ回路の第２の形態の変形例は、差動対を構成す
る第１および第２のトランジスタT10,T20 のコレクタ間
に一対のＭＯＳトランジスタMOS1,MOS2 のソースおよび
ドレインを接続し、該ＭＯＳトランジスタMOS1,MOS2 の
閾値電圧によりトランジスタT10,T20 のコレクタ間にお
ける電圧のスイング幅を規定するようになっている。こ
こで、ＭＯＳトランジスタMOS1,MOS2 のゲートは、該Ｍ
ＯＳトランジスタMOS1,MOS2 の極性によりトランジスタ
T10,T20 のコレクタの一方だけに接続される場合もあ
る。尚、以下の各例においても、差動対トランジスタの
コレクタ間に設けるショットキー・バリア・ダイオード
としてＭＯＳトランジスタを使用することができるのは
いうまでもない。
【００１５】図３は、上述した図１および図２（図２
(a))に示す第１および第２の形態を両方とも適用した第
３の形態を示す基本差動対構成回路図である。そして、
この第３の形態は、上述した第１の形態および第２の形
態の両方の効果を合わせ持つことになる。すなわち、図
３に示されるように、本発明のＥＣＬ回路の第３の形態
は、差動対を構成する第１および第２のトランジスタT
1,T2 をＳＢＤクランプ付きのＮＰＮ型バイポーラトラ
ンジスタで構成すると共に、該第１および第２のトラン
ジスタT1,T2 のコレクタ間に異なる方向の第１および第
２のＳＢＤ D1,D2を設けるようになっている。これによ
り、トランジスタT1,T2 のベース・コレクタ間が過度に
順バイアスになることを防止すると共に、該トランジス
タT1,T2 のコレクタ間におけるスイング電圧をＳＢＤ D
1,D2の順方向電圧VFにより補償するようになっている。
(a))に示す第１および第２の形態を両方とも適用した第
３の形態を示す基本差動対構成回路図である。そして、
この第３の形態は、上述した第１の形態および第２の形
態の両方の効果を合わせ持つことになる。すなわち、図
３に示されるように、本発明のＥＣＬ回路の第３の形態
は、差動対を構成する第１および第２のトランジスタT
1,T2 をＳＢＤクランプ付きのＮＰＮ型バイポーラトラ
ンジスタで構成すると共に、該第１および第２のトラン
ジスタT1,T2 のコレクタ間に異なる方向の第１および第
２のＳＢＤ D1,D2を設けるようになっている。これによ
り、トランジスタT1,T2 のベース・コレクタ間が過度に
順バイアスになることを防止すると共に、該トランジス
タT1,T2 のコレクタ間におけるスイング電圧をＳＢＤ D
1,D2の順方向電圧VFにより補償するようになっている。
【００１６】以上の各エミッタ結合論理回路において、
差動対を構成する第１のトランジスタT1(T10) のベース
には入力信号INが供給され、また、第２のトランジスタ
T2(T20) のベースには反転入力信号#IN または基準電圧
VREFが供給されている。さらに、第２のトランジスタT2
(T20) のコレクタと抵抗器R2との接続個所から出力OUT
が取り出され、また、第１のトランジスタT1(T10) のコ
レクタと抵抗器R1との接続個所から反転出力#OUTが取り
出されるようになっている。
差動対を構成する第１のトランジスタT1(T10) のベース
には入力信号INが供給され、また、第２のトランジスタ
T2(T20) のベースには反転入力信号#IN または基準電圧
VREFが供給されている。さらに、第２のトランジスタT2
(T20) のコレクタと抵抗器R2との接続個所から出力OUT
が取り出され、また、第１のトランジスタT1(T10) のコ
レクタと抵抗器R1との接続個所から反転出力#OUTが取り
出されるようになっている。
【００１７】図４は図１のエミッタ結合論理回路を適用
した縦積論理構成の差動対構成回路図であり、図５は図
２のエミッタ結合論理回路を適用した縦積論理構成の差
動対構成回路図であり、そして、図６は図３のエミッタ
結合論理回路を適用した縦積論理構成の差動対構成回路
図である。ここで、各エミッタ結合論理回路において、
第１の差動対を構成する第１のトランジスタT1(T10) の
ベースには第１の入力信号INが供給され、また、第１の
差動対の第２のトランジスタT2(T20) のベースには第１
の反転入力信号#IN または第１の基準電圧VREFが供給さ
れている。さらに、第２の差動対を構成する第３のトラ
ンジスタT3(T30) のベースには第２の入力信号IN0 が供
給され、また、第２の差動対の第４のトランジスタT4(T
40) のベースには第２の反転入力信号#IN0または第２の
基準電圧VREF0 が供給されている。
した縦積論理構成の差動対構成回路図であり、図５は図
２のエミッタ結合論理回路を適用した縦積論理構成の差
動対構成回路図であり、そして、図６は図３のエミッタ
結合論理回路を適用した縦積論理構成の差動対構成回路
図である。ここで、各エミッタ結合論理回路において、
第１の差動対を構成する第１のトランジスタT1(T10) の
ベースには第１の入力信号INが供給され、また、第１の
差動対の第２のトランジスタT2(T20) のベースには第１
の反転入力信号#IN または第１の基準電圧VREFが供給さ
れている。さらに、第２の差動対を構成する第３のトラ
ンジスタT3(T30) のベースには第２の入力信号IN0 が供
給され、また、第２の差動対の第４のトランジスタT4(T
40) のベースには第２の反転入力信号#IN0または第２の
基準電圧VREF0 が供給されている。
【００１８】図７は本発明のエミッタ結合論理回路の第
１の実施例を示す回路図であり、図８は図７のエミッタ
結合論理回路の変形例を示す回路図である。図７は、Ｅ
ＣＬ回路の基本回路である反転・非反転論理回路に対し
て図３に示す本発明の第３の形態を適用したものを示し
ている。図７から明らかなように、ＥＣＬ回路を構成す
る差動対トランジスタT1,T2 はＳＢＤクランプ付きトラ
ンジスタで構成され、また、差動対トランジスタT1,T2
のコレクタ間にはＳＢＤ D1,D2が設けられている。ま
た、図７のＥＣＬ回路において、差動対のエミッタ電流
ICS は、定電流を発生するトランジスタTC1,抵抗器RE1,
定電圧信号VCS により決定される。
１の実施例を示す回路図であり、図８は図７のエミッタ
結合論理回路の変形例を示す回路図である。図７は、Ｅ
ＣＬ回路の基本回路である反転・非反転論理回路に対し
て図３に示す本発明の第３の形態を適用したものを示し
ている。図７から明らかなように、ＥＣＬ回路を構成す
る差動対トランジスタT1,T2 はＳＢＤクランプ付きトラ
ンジスタで構成され、また、差動対トランジスタT1,T2
のコレクタ間にはＳＢＤ D1,D2が設けられている。ま
た、図７のＥＣＬ回路において、差動対のエミッタ電流
ICS は、定電流を発生するトランジスタTC1,抵抗器RE1,
定電圧信号VCS により決定される。
【００１９】この図７に示す反転・非反転論理回路にお
いて、差動対トランジスタは、ＳＢＤクランプ付きのト
ランジスタT1,T2 で構成され、ノイズ等によりトランジ
スタのベース・コレクタ間の電位が順バイアスとなるよ
うな場合でも、該トランジスタT1,T2 のベース・コレク
タ間の電位はＳＢＤの順方向電圧VFにクランプされ、該
ベース・コレクタ間が過度に順バイアスになることが防
止され、さらに、寄生ＰＮＰトランジスタの活性化も防
止することができる。また、差動対の出力電圧振幅（ス
ウィング電圧）は、例えば、 ICS×R1, ICS×R2 ＞
VF の場合でも、ＳＢＤの順方向電圧VFにクランプされ
る。ここで、トランジスタTE1,TE2,TC2,TC3,抵抗器RE2,
RE3 は、次段入力とのレベル整合のためのレベル・シフ
トを行うためのエミッタ・フォロアーによるバッファBF
である。
いて、差動対トランジスタは、ＳＢＤクランプ付きのト
ランジスタT1,T2 で構成され、ノイズ等によりトランジ
スタのベース・コレクタ間の電位が順バイアスとなるよ
うな場合でも、該トランジスタT1,T2 のベース・コレク
タ間の電位はＳＢＤの順方向電圧VFにクランプされ、該
ベース・コレクタ間が過度に順バイアスになることが防
止され、さらに、寄生ＰＮＰトランジスタの活性化も防
止することができる。また、差動対の出力電圧振幅（ス
ウィング電圧）は、例えば、 ICS×R1, ICS×R2 ＞
VF の場合でも、ＳＢＤの順方向電圧VFにクランプされ
る。ここで、トランジスタTE1,TE2,TC2,TC3,抵抗器RE2,
RE3 は、次段入力とのレベル整合のためのレベル・シフ
トを行うためのエミッタ・フォロアーによるバッファBF
である。
【００２０】尚、図８に示されるように、バッファBFを
トランジスタTE1,TE2 および抵抗器RE2,RE3 により構成
することもできる。さらに、出力レベルを決定する各素
子の定数を適当に設定することにより、レベル・シフト
を用いずに、差動対出力を次段入力に直接接続すること
も可能である。図９は本発明のエミッタ結合論理回路の
第２の実施例を示す回路図であり、複数入力の論理を構
成する場合の差動対部の構成を示すものである。同図に
示されるように、差動対を構成する第１のトランジスタ
(T1)を複数(T11〜T1N)設けて複数入力の論理を構成する
場合においても、複数の入力 IN1〜INN が各ベースに供
給された複数の第１のトランジスタ T11〜T1N と, 基準
電圧VREFがベースに印加された第２のトランジスタT2と
を全てＳＢＤクランプ付きトランジスタと構成すること
により、ベース・コレクタ間が過度に順バイアスになる
のを防止すると共に、寄生トランジスタの活性化も防止
することができる。さらに、第１のトランジスタ T11〜
T1N のコレクタと第２のトランジスタT2のコレクタとの
間に異なる方向の一対のＳＢＤ D1,D2を設けることによ
って、次段の差動対トランジスタのベース・コレクタ間
が過度に順バイアスになるのを防止することができる。
トランジスタTE1,TE2 および抵抗器RE2,RE3 により構成
することもできる。さらに、出力レベルを決定する各素
子の定数を適当に設定することにより、レベル・シフト
を用いずに、差動対出力を次段入力に直接接続すること
も可能である。図９は本発明のエミッタ結合論理回路の
第２の実施例を示す回路図であり、複数入力の論理を構
成する場合の差動対部の構成を示すものである。同図に
示されるように、差動対を構成する第１のトランジスタ
(T1)を複数(T11〜T1N)設けて複数入力の論理を構成する
場合においても、複数の入力 IN1〜INN が各ベースに供
給された複数の第１のトランジスタ T11〜T1N と, 基準
電圧VREFがベースに印加された第２のトランジスタT2と
を全てＳＢＤクランプ付きトランジスタと構成すること
により、ベース・コレクタ間が過度に順バイアスになる
のを防止すると共に、寄生トランジスタの活性化も防止
することができる。さらに、第１のトランジスタ T11〜
T1N のコレクタと第２のトランジスタT2のコレクタとの
間に異なる方向の一対のＳＢＤ D1,D2を設けることによ
って、次段の差動対トランジスタのベース・コレクタ間
が過度に順バイアスになるのを防止することができる。
【００２１】図１０は本発明のエミッタ結合論理回路の
第３の実施例を示す回路図であり、Ｄラッチ回路の例を
示すものである。ここで、参照符号Ｄは入力データ,#Ｄ
は反転入力データ, Ｑはラッチ出力,#Ｑは反転ラッチ出
力を示している。同図に示されるように、各差動対を構
成する第１のトランジスタT1,T3,T5および第２のトラン
ジスタT2,T4,T6は、全てＳＢＤクランプ付きトランジス
タとして構成され、また、各差動対トランジスタT1,T2;
T3,T4; T5,T6 のコレクタ間には、ＳＢＤ D1,D2; D3,D
4; D1,D2が設けられている。ここで、ＳＢＤ D1,D2は、
２つの差動対（トランジスタT1,T2 およびT5,T6)に対し
て共用されている。また、トランジスタ TC1〜TC3,TE1,
TE2 および抵抗器 RE1〜RE3 は、図７で説明したのと同
様のものである。
第３の実施例を示す回路図であり、Ｄラッチ回路の例を
示すものである。ここで、参照符号Ｄは入力データ,#Ｄ
は反転入力データ, Ｑはラッチ出力,#Ｑは反転ラッチ出
力を示している。同図に示されるように、各差動対を構
成する第１のトランジスタT1,T3,T5および第２のトラン
ジスタT2,T4,T6は、全てＳＢＤクランプ付きトランジス
タとして構成され、また、各差動対トランジスタT1,T2;
T3,T4; T5,T6 のコレクタ間には、ＳＢＤ D1,D2; D3,D
4; D1,D2が設けられている。ここで、ＳＢＤ D1,D2は、
２つの差動対（トランジスタT1,T2 およびT5,T6)に対し
て共用されている。また、トランジスタ TC1〜TC3,TE1,
TE2 および抵抗器 RE1〜RE3 は、図７で説明したのと同
様のものである。
【００２２】上述した実施例は、本発明が適用され得る
幾つかの例を示すだけのものであり、本発明（第１〜第
３の形態）は、差動対構成ＥＣＬ論理回路の全てに対し
て適用することができるものである。
幾つかの例を示すだけのものであり、本発明（第１〜第
３の形態）は、差動対構成ＥＣＬ論理回路の全てに対し
て適用することができるものである。
【００２３】
【発明の効果】以上、詳述したように、本発明に係るエ
ミッタ結合論理回路によれば、差動対を構成するトラン
ジスタをショットキー・バリア・ダイオード・クランプ
付きのトランジスタで構成することによって該差動対ト
ランジスタの飽和を防止することができる。また、差動
対トランジスタのコレクタ間に異なる方向の２つのショ
ットキー・バリア・ダイオード設けることによって、該
差動対トランジスタのコレクタ間における電圧のスイン
グ幅を補償することができる。すなわち、本発明のエミ
ッタ結合論理回路によれば、安定動作および低電源電圧
（低消費電力）での駆動が可能となり、エミッタ結合論
理回路を採用する集積回路の大規模化の実現および性能
の向上を図ることができる。
ミッタ結合論理回路によれば、差動対を構成するトラン
ジスタをショットキー・バリア・ダイオード・クランプ
付きのトランジスタで構成することによって該差動対ト
ランジスタの飽和を防止することができる。また、差動
対トランジスタのコレクタ間に異なる方向の２つのショ
ットキー・バリア・ダイオード設けることによって、該
差動対トランジスタのコレクタ間における電圧のスイン
グ幅を補償することができる。すなわち、本発明のエミ
ッタ結合論理回路によれば、安定動作および低電源電圧
（低消費電力）での駆動が可能となり、エミッタ結合論
理回路を採用する集積回路の大規模化の実現および性能
の向上を図ることができる。
【図１】本発明に係るエミッタ結合論理回路の第１の形
態を示す基本差動対構成回路図である。
態を示す基本差動対構成回路図である。
【図２】本発明に係るエミッタ結合論理回路の第２の形
態を示す基本差動対構成回路図である。
態を示す基本差動対構成回路図である。
【図３】本発明に係るエミッタ結合論理回路の第３の形
態を示す基本差動対構成回路図である。
態を示す基本差動対構成回路図である。
【図４】図１のエミッタ結合論理回路を適用した縦積論
理構成の差動対構成回路図である。
理構成の差動対構成回路図である。
【図５】図２のエミッタ結合論理回路を適用した縦積論
理構成の差動対構成回路図である。
理構成の差動対構成回路図である。
【図６】図３のエミッタ結合論理回路を適用した縦積論
理構成の差動対構成回路図である。
理構成の差動対構成回路図である。
【図７】本発明のエミッタ結合論理回路の第１の実施例
を示す回路図である。
を示す回路図である。
【図８】図７のエミッタ結合論理回路の変形例を示す回
路図である。
路図である。
【図９】本発明のエミッタ結合論理回路の第２の実施例
を示す回路図である。
を示す回路図である。
【図１０】本発明のエミッタ結合論理回路の第３の実施
例を示す回路図である。
例を示す回路図である。
【図１１】従来のエミッタ結合論理回路の一例を示す基
本差動対構成回路図である。
本差動対構成回路図である。
【図１２】図１１のエミッタ結合論理回路を適用した縦
積論理構成の差動対構成回路図である。
積論理構成の差動対構成回路図である。
R1〜R4;RE1〜RE3 …抵抗器 T1〜T6;T11〜T1N …ショットキー・バリア・ダイオード
・クランプ付きのトランジスタ（ＮＰＮ型バイポーラト
ランジスタ） T10〜T40; TC1〜TC3; TE1,TE2…通常のトランジスタ
（ＮＰＮ型バイポーラトランジスタ） D1〜D4…ショットキー・バリア・ダイオード（ＳＢＤ） CS…定電流源
・クランプ付きのトランジスタ（ＮＰＮ型バイポーラト
ランジスタ） T10〜T40; TC1〜TC3; TE1,TE2…通常のトランジスタ
（ＮＰＮ型バイポーラトランジスタ） D1〜D4…ショットキー・バリア・ダイオード（ＳＢＤ） CS…定電流源
Claims (3)
- 【請求項１】 差動対を構成する第１および第２のトラ
ンジスタ(T1, T2)を備えたエミッタ結合論理回路であっ
て、 該第１および第２のトランジスタ(T1, T2)をショットキ
ー・バリア・ダイオード・クランプ付きのトランジスタ
で構成し、該第１および第２のトランジスタ(T1, T2)の
飽和を防止するようにすると共に、 該第１および第２のトランジスタ(T1, T2)のコレクタ間
に第１および第２の電位設定手段(D1,D2;MOS1,MOS2) を
設け、該第１および第２のトランジスタ(T1, T2)のコレ
クタ間のスウィング電圧を補償するようにしたことを特
徴とするエミッタ結合論理回路。 - 【請求項２】 前記第１および第２の電位設定手段を、
異なる方向に接続された一対のショットキー・バリア・
ダイオード(D1, D2)で構成したことを特徴とする請求項
１のエミッタ結合論理回路。 - 【請求項３】 前記第１および第２のトランジスタを含
む差動対(T1,T2; D1,D2)を縦積論理構成 (T1〜T4; D1〜
D4) としたことを特徴とする請求項１のエミッタ結合論
理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6055292A JPH05268062A (ja) | 1992-03-17 | 1992-03-17 | エミッタ結合論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6055292A JPH05268062A (ja) | 1992-03-17 | 1992-03-17 | エミッタ結合論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05268062A true JPH05268062A (ja) | 1993-10-15 |
Family
ID=13145568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6055292A Withdrawn JPH05268062A (ja) | 1992-03-17 | 1992-03-17 | エミッタ結合論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05268062A (ja) |
-
1992
- 1992-03-17 JP JP6055292A patent/JPH05268062A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |