JP2986057B2 - メモリセル - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- G11C—STATIC STORES
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Description
【０００１】
【産業上の利用分野】本願発明は静的なメモリセルの構
造に係わる。より詳しくは、本願発明は自由電子の量子
力学的性質を用いて情報を記憶するための新規な構造に
係わるものである。
造に係わる。より詳しくは、本願発明は自由電子の量子
力学的性質を用いて情報を記憶するための新規な構造に
係わるものである。
【０００２】
【従来技術】静的メモリセル（static memory cell）は
ＤＲＡＭと比べてリフレッシュ動作が不要であるため消
費電力が低いのが特徴である。リフレッシュ動作とはＤ
ＲＡＭにおいて情報である”０”または”１”を記憶す
るためのキャパシタンスを充電する動作である。かかる
動作はＤＲＡＭのキャパシタンスが蓄積した電荷をその
接合部分、絶縁膜ならびに空乏層から常にリークしてい
ることに起因して必要とされる。
ＤＲＡＭと比べてリフレッシュ動作が不要であるため消
費電力が低いのが特徴である。リフレッシュ動作とはＤ
ＲＡＭにおいて情報である”０”または”１”を記憶す
るためのキャパシタンスを充電する動作である。かかる
動作はＤＲＡＭのキャパシタンスが蓄積した電荷をその
接合部分、絶縁膜ならびに空乏層から常にリークしてい
ることに起因して必要とされる。
【０００３】図１にＤＲＡＭの構造を示す。ここでデー
タが蓄積されるのはキャパシタンス１であり、このキャ
パシタンスは図２に示されるような構造をなす。つま
り、電極２の間に絶縁膜３が介在する。近年、メモリの
小型化が要求されるようになるとこの電極間の距離ｄを
小さくしなければならない。すると、絶縁膜３の厚さが
減少し、その分電極間のリーク電流ｉが流れやすくな
る。このような、リーク電流の増大は頻繁にリフレッシ
ュ動作を行わなければならないということにつながるか
ら、メモリが小型化すればするほど、ＤＲＡＭはリフレ
ッシュの煩雑さという点で問題を生じる。
タが蓄積されるのはキャパシタンス１であり、このキャ
パシタンスは図２に示されるような構造をなす。つま
り、電極２の間に絶縁膜３が介在する。近年、メモリの
小型化が要求されるようになるとこの電極間の距離ｄを
小さくしなければならない。すると、絶縁膜３の厚さが
減少し、その分電極間のリーク電流ｉが流れやすくな
る。このような、リーク電流の増大は頻繁にリフレッシ
ュ動作を行わなければならないということにつながるか
ら、メモリが小型化すればするほど、ＤＲＡＭはリフレ
ッシュの煩雑さという点で問題を生じる。
【０００４】最初に述べたとおり、静的メモリセルにお
いてはリフレッシュ動作は不要である。これは図３に示
すような静的メモリセルの構造及びその動作原理に起因
する。この動作原理の概略を示す。この静的メモリセル
は二つのインバータ回路がクロスカップルされた構造と
なっている。例えば、ＣＬ端子が高電位にあればトラン
ジスタＴＮ１とＴＰ１が導通し、ＣＬＢ端子が接地と同
じ低電位になるから、トランジスタＴＮ２とＴＰ２が非
導通となる。この結果、ＣＬ端子の電位は高に保持され
るから、この状態が情報として記録される。このような
静的メモリはこの状態が帰還のラッチによって保持され
ているから、情報は電源が切れない限り失われない。従
って、ＤＲＡＭのようなリフレッシュ動作を必要とせ
ず、このための制御クロック等の付加的な回路も不要と
なる。
いてはリフレッシュ動作は不要である。これは図３に示
すような静的メモリセルの構造及びその動作原理に起因
する。この動作原理の概略を示す。この静的メモリセル
は二つのインバータ回路がクロスカップルされた構造と
なっている。例えば、ＣＬ端子が高電位にあればトラン
ジスタＴＮ１とＴＰ１が導通し、ＣＬＢ端子が接地と同
じ低電位になるから、トランジスタＴＮ２とＴＰ２が非
導通となる。この結果、ＣＬ端子の電位は高に保持され
るから、この状態が情報として記録される。このような
静的メモリはこの状態が帰還のラッチによって保持され
ているから、情報は電源が切れない限り失われない。従
って、ＤＲＡＭのようなリフレッシュ動作を必要とせ
ず、このための制御クロック等の付加的な回路も不要と
なる。
【０００５】しかし、このような静的メモリは以上の利
点を有しつつも回路の使用面積が大きいという欠点を有
する。つまり、回路端子のレベルを保持するための帰還
回路が必要であり、このために多数の素子を用いる必要
があるからチップ面積の増大を招く。具体的に言うと、
ＤＲＡＭにおいてはメモリはキャパシタと選択用トラン
ジスタそれぞれ１個づつから構成されるが、静的メモリ
においてはＣＭＯＳ技術を利用する限り帰還回路用に４
つのＦＥＴと選択用に２つのＦＥＴとを必要とするから
セルの面積が著しく大きい。この欠点は、素子の微細化
が望まれている今日において致命的ですらある。
点を有しつつも回路の使用面積が大きいという欠点を有
する。つまり、回路端子のレベルを保持するための帰還
回路が必要であり、このために多数の素子を用いる必要
があるからチップ面積の増大を招く。具体的に言うと、
ＤＲＡＭにおいてはメモリはキャパシタと選択用トラン
ジスタそれぞれ１個づつから構成されるが、静的メモリ
においてはＣＭＯＳ技術を利用する限り帰還回路用に４
つのＦＥＴと選択用に２つのＦＥＴとを必要とするから
セルの面積が著しく大きい。この欠点は、素子の微細化
が望まれている今日において致命的ですらある。
【０００６】近年、量子素子と呼ばれる素子が開発され
つつある。量子素子とは自由電子の量子力学的性質を利
用して情報処理記憶を行うものをいう。従来開発されて
きた量子素子の多くはは図４のようなＩ−Ｖ特性を有す
るが、この量子素子の負性抵抗（Ｖの増大に対してＩが
減少するという特性）を用いれば、図５のような簡略な
構成によって正帰還回路が構成可能である。
つつある。量子素子とは自由電子の量子力学的性質を利
用して情報処理記憶を行うものをいう。従来開発されて
きた量子素子の多くはは図４のようなＩ−Ｖ特性を有す
るが、この量子素子の負性抵抗（Ｖの増大に対してＩが
減少するという特性）を用いれば、図５のような簡略な
構成によって正帰還回路が構成可能である。
【０００７】図４と図５の関係を以下に説明する。図５
は量子素子を用いた正帰還回路の一例であり、抵抗７に
量子素子８が直列に接続されているという簡単な構成の
ものである。この接続点Ａの電位は抵抗７の量子素子と
反対側にある点Ｂの電位をＶ０としたときに、Ｖ０−ｉ
Ｒで表すことができる。この電位と電流ｉとの関係を図
４上で表せば示された直線６のようになる。この直線は
一般的には負荷ライン(load line)と呼ばれる。ここ
で、図４においては横軸が電位Ｖ、縦軸が電流ｉであ
り、負荷ライン６と横軸との交点がＶ０となる。一方、
量子素子８の電位−電流挙動は図４上の曲線９で示され
る。図４上では、負荷ライン６と曲線９との交点Ｐ１，
Ｐ２，Ｐ３が示されているが、これらの交点が示す電位
及び電流において抵抗中に流れる電流ｉと量子素子の電
位−電流挙動が整合し、図５に示す正帰還回路は一つの
系として安定する。
は量子素子を用いた正帰還回路の一例であり、抵抗７に
量子素子８が直列に接続されているという簡単な構成の
ものである。この接続点Ａの電位は抵抗７の量子素子と
反対側にある点Ｂの電位をＶ０としたときに、Ｖ０−ｉ
Ｒで表すことができる。この電位と電流ｉとの関係を図
４上で表せば示された直線６のようになる。この直線は
一般的には負荷ライン(load line)と呼ばれる。ここ
で、図４においては横軸が電位Ｖ、縦軸が電流ｉであ
り、負荷ライン６と横軸との交点がＶ０となる。一方、
量子素子８の電位−電流挙動は図４上の曲線９で示され
る。図４上では、負荷ライン６と曲線９との交点Ｐ１，
Ｐ２，Ｐ３が示されているが、これらの交点が示す電位
及び電流において抵抗中に流れる電流ｉと量子素子の電
位−電流挙動が整合し、図５に示す正帰還回路は一つの
系として安定する。
【０００８】つまり、図４の点Ｐ１に係わる（ｉ１，Ｖ
１）、点Ｐ３に係わる（ｉ３、Ｖ３）の二つを考える
と、この二つの電位−電流条件で系が安定し、正帰還回
路特性を示す。従って、図５の点Ａがこの二つの点に係
わる電位Ｖ１，Ｖ３に対応して、ビット”０”または”
１”を表すことができる。
１）、点Ｐ３に係わる（ｉ３、Ｖ３）の二つを考える
と、この二つの電位−電流条件で系が安定し、正帰還回
路特性を示す。従って、図５の点Ａがこの二つの点に係
わる電位Ｖ１，Ｖ３に対応して、ビット”０”または”
１”を表すことができる。
【０００９】かかる従来の量子素子を用いた正帰還回路
はある電位Ｖ１，Ｖ３において安定するので、安定状態
においても常にその電位に対応する電流ｉ１，ｉ３が流
れている。このように、安定状態において定常的に流れ
る電流をスタンバイ電流という。スタンバイ電流による
発熱が生じると、回路の集積度が制限されるという点で
大きな欠点を有する。つまり、従来の量子素子を用いた
メモリセルは回路が相補的ではないために、スタンバイ
電流を生じるという欠点を有していた。
はある電位Ｖ１，Ｖ３において安定するので、安定状態
においても常にその電位に対応する電流ｉ１，ｉ３が流
れている。このように、安定状態において定常的に流れ
る電流をスタンバイ電流という。スタンバイ電流による
発熱が生じると、回路の集積度が制限されるという点で
大きな欠点を有する。つまり、従来の量子素子を用いた
メモリセルは回路が相補的ではないために、スタンバイ
電流を生じるという欠点を有していた。
【００１０】
【発明が解決しようとする課題】本願発明はかかる従来
技術の抱える問題点に鑑みてこれを解決すべく、全く新
しい静的メモリの記憶方式及びその構造を提案するもの
である。つまり、本願発明の目的は、（１）現在用いら
れている静的メモリよりも簡略な構造を有し、かつ、正
帰還を有するメモリセルの構造を示すこと、（２）ＤＲ
ＡＭのセル面積と同等の面積を有し、かつ、リフレッシ
ュ動作の不要なメモリセルの構造を示すこと、（３）量
子素子を用いてメモリセルを形成すること、（４）その
回路を相補的に構成し、スタンバイ電流を著しく減少さ
せること、にある。
技術の抱える問題点に鑑みてこれを解決すべく、全く新
しい静的メモリの記憶方式及びその構造を提案するもの
である。つまり、本願発明の目的は、（１）現在用いら
れている静的メモリよりも簡略な構造を有し、かつ、正
帰還を有するメモリセルの構造を示すこと、（２）ＤＲ
ＡＭのセル面積と同等の面積を有し、かつ、リフレッシ
ュ動作の不要なメモリセルの構造を示すこと、（３）量
子素子を用いてメモリセルを形成すること、（４）その
回路を相補的に構成し、スタンバイ電流を著しく減少さ
せること、にある。
【００１１】
【課題を解決するための手段】本願発明の上記目的は以
下に述べるような構成によって達成される。即ち、本願
発明は「絶縁層によって互いに隔てられた少なくとも３
つの伝導層と、これらの伝導層のうち直接相互にトンネ
リング電流が流れることのない第一の伝導層と第三の伝
導層との間に所定の電位差を付与する第一の電位付与手
段と、第一の伝導層及び第三の伝導層との間でトンネリ
ング電流が流れることのできる第二の伝導層に接続され
た第二の電位付与手段と、を有するメモリセルであっ
て、これらの伝導層に自由電子の量子力学的な閉じ込め
がなされている」メモリセルに係わるものである。
下に述べるような構成によって達成される。即ち、本願
発明は「絶縁層によって互いに隔てられた少なくとも３
つの伝導層と、これらの伝導層のうち直接相互にトンネ
リング電流が流れることのない第一の伝導層と第三の伝
導層との間に所定の電位差を付与する第一の電位付与手
段と、第一の伝導層及び第三の伝導層との間でトンネリ
ング電流が流れることのできる第二の伝導層に接続され
た第二の電位付与手段と、を有するメモリセルであっ
て、これらの伝導層に自由電子の量子力学的な閉じ込め
がなされている」メモリセルに係わるものである。
【００１２】
【実施例】本願発明のメモリセルとしての実施例を図６
に示す。つまり、本願発明の要部は３つの伝導層２０
ａ，２０ｂ，２０ｃを絶縁層１０で離隔した構造をな
す。この３つの伝導層２０ａ，２０ｂ，２０ｃ内では、
自由電子の量子力学的な閉じ込めがなされている。ここ
で、自由電子の量子力学的な閉じ込めとは「自由電子が
ある微少な領域に運動を制限されるため、連続的ではな
く離散的なエネルギー準位を持つ状態になること」をい
う。伝導層は便宜上ＶＤＤ２０ａ，ＣＬ２０ｂ，ＧＮＤ
２０ｃと呼ぶ。そして、ＶＤＤ２０ａとＧＮＤ２０ｃの
間は一定電位が電源２４によって付与されている。ま
た、ＣＬ２０ｂには別の電位がビットラインＢＬ２５に
よって選択用のトランジスタ２８を介して付与される。
このトランジスタ２８はワードラインＷＬ２６によって
付勢される。
に示す。つまり、本願発明の要部は３つの伝導層２０
ａ，２０ｂ，２０ｃを絶縁層１０で離隔した構造をな
す。この３つの伝導層２０ａ，２０ｂ，２０ｃ内では、
自由電子の量子力学的な閉じ込めがなされている。ここ
で、自由電子の量子力学的な閉じ込めとは「自由電子が
ある微少な領域に運動を制限されるため、連続的ではな
く離散的なエネルギー準位を持つ状態になること」をい
う。伝導層は便宜上ＶＤＤ２０ａ，ＣＬ２０ｂ，ＧＮＤ
２０ｃと呼ぶ。そして、ＶＤＤ２０ａとＧＮＤ２０ｃの
間は一定電位が電源２４によって付与されている。ま
た、ＣＬ２０ｂには別の電位がビットラインＢＬ２５に
よって選択用のトランジスタ２８を介して付与される。
このトランジスタ２８はワードラインＷＬ２６によって
付勢される。
【００１３】本願発明は最近本願発明者らによって発見
された、（ａ）自由電子が一次元方向に量子力学的に閉
じ込められている２つの伝導層が薄い絶縁層を介して離
隔されているときに、（ｂ）この２つの伝導層の量子準
位が近接すると、この２つの伝導層間に絶縁層を介して
流れるトンネリング電流が飛躍的に増大する、という現
象を利用するものである（Y.Katayama、Ph.D.Thesis, P
rinceton University, June 1994)。なお、ここでいう
「伝導層」とは正確には「フェルミ準位に自由電子が存
在する状態の層であって、このために電気伝導度が高い
状態にある層」をいい、また、「絶縁層」とは「フェル
ミ準位がバンドギャップに位置するために自由電子がフ
ェルミ準位に存在せず電気伝導度が低い状態にある層」
をいう。これらの層は擬似的にはその有する抵抗率で評
価することができる。例えば、伝導層は１ｏｈｍ・ｃｍ
以下の抵抗率を有し、絶縁層は１００ｏｈｍ・ｃｍ以上
の抵抗率を有すると定義できる。しかし、抵抗率による
判断はあくまでも便法であり、物理的には上述した定義
によって区別すべきものである。上の定義に該当すれば
通常「半導体」と呼ばれるものも本願発明においては伝
導層足り得る。
された、（ａ）自由電子が一次元方向に量子力学的に閉
じ込められている２つの伝導層が薄い絶縁層を介して離
隔されているときに、（ｂ）この２つの伝導層の量子準
位が近接すると、この２つの伝導層間に絶縁層を介して
流れるトンネリング電流が飛躍的に増大する、という現
象を利用するものである（Y.Katayama、Ph.D.Thesis, P
rinceton University, June 1994)。なお、ここでいう
「伝導層」とは正確には「フェルミ準位に自由電子が存
在する状態の層であって、このために電気伝導度が高い
状態にある層」をいい、また、「絶縁層」とは「フェル
ミ準位がバンドギャップに位置するために自由電子がフ
ェルミ準位に存在せず電気伝導度が低い状態にある層」
をいう。これらの層は擬似的にはその有する抵抗率で評
価することができる。例えば、伝導層は１ｏｈｍ・ｃｍ
以下の抵抗率を有し、絶縁層は１００ｏｈｍ・ｃｍ以上
の抵抗率を有すると定義できる。しかし、抵抗率による
判断はあくまでも便法であり、物理的には上述した定義
によって区別すべきものである。上の定義に該当すれば
通常「半導体」と呼ばれるものも本願発明においては伝
導層足り得る。
【００１４】本願発明は上述した（ａ），（ｂ）に係わ
る現象を利用するものであるが、この現象は未だ周知で
はなく、かつ、この理解は本願発明の理解にとって極め
て重要である。そこで、実施例の詳しい説明の前に本願
発明の基礎となっている現象について説明する。
る現象を利用するものであるが、この現象は未だ周知で
はなく、かつ、この理解は本願発明の理解にとって極め
て重要である。そこで、実施例の詳しい説明の前に本願
発明の基礎となっている現象について説明する。
【００１５】この現象は二次元電子ガス（two-dimensio
n electron gas=２ＤＥＧ）間のトンネリングの物理現
象を利用するものである。２ＤＥＧは自由電子がある一
次元方向に量子力学的に閉じこめられることによって形
成される。そして、この量子力学的な閉じこめが強いと
きに自由電子の運動はあたかも２次元運動によって擬似
的に記述できることとなる。具体的な例としてはＭＯＳ
トランジスタにおいて、チャネル領域に反転層を形成す
る自由電子はこの状態になっている。
n electron gas=２ＤＥＧ）間のトンネリングの物理現
象を利用するものである。２ＤＥＧは自由電子がある一
次元方向に量子力学的に閉じこめられることによって形
成される。そして、この量子力学的な閉じこめが強いと
きに自由電子の運動はあたかも２次元運動によって擬似
的に記述できることとなる。具体的な例としてはＭＯＳ
トランジスタにおいて、チャネル領域に反転層を形成す
る自由電子はこの状態になっている。
【００１６】この現象は二つの２ＤＥＧを呈する伝導層
をＧａＡｓ−ＡｌＡｓ量子井戸構造において伝導層間に
流れるトンネリング電流を４極端子法によって測定する
ことによって確認された。以下この発見の概要を記載す
る。
をＧａＡｓ−ＡｌＡｓ量子井戸構造において伝導層間に
流れるトンネリング電流を４極端子法によって測定する
ことによって確認された。以下この発見の概要を記載す
る。
【００１７】２ＤＥＧは例えば極めて薄い伝導層を極め
て薄い絶縁層間に形成するときに発現する。発明者らは
図７に示すように、伝導層として厚さ約１５０オングス
トローム（以下”Ａ”と略す）のＧａＡｓ層（３０ａ、
３０ｂ）を２層用い、絶縁層として厚さ約７０ＡのＡｌ
Ａｓ層３１を３層用い、これらを交互に積層した。
て薄い絶縁層間に形成するときに発現する。発明者らは
図７に示すように、伝導層として厚さ約１５０オングス
トローム（以下”Ａ”と略す）のＧａＡｓ層（３０ａ、
３０ｂ）を２層用い、絶縁層として厚さ約７０ＡのＡｌ
Ａｓ層３１を３層用い、これらを交互に積層した。
【００１８】この伝導層中の自由電子は２ＤＥＧとなっ
ており、例えば図７に示すような量子井戸を形成する。
ここで、量子井戸は伝導層３０ａ、３０ｂに形成され、
そのもっとも低い２つの量子準位は仮にＥ１（エネルギ
ー大）とＥ０（エネルギー小）とする。このように、２
ＤＥＧを呈するためには電子が一次元方向に閉じこめら
れることによって、量子準位どうしに断絶が生じること
が必要である。そして、このためには伝導層の厚さｄｃ
が十分に薄いことが必要である。２ＤＥＧを呈する伝導
層の厚さｄｃは以下のような理論式によって求められ
る。まず、伝導層の厚さｄｃと二つのもっとも低い量子
準位Ｅ０，Ｅ１との関係は下式で示される。
ており、例えば図７に示すような量子井戸を形成する。
ここで、量子井戸は伝導層３０ａ、３０ｂに形成され、
そのもっとも低い２つの量子準位は仮にＥ１（エネルギ
ー大）とＥ０（エネルギー小）とする。このように、２
ＤＥＧを呈するためには電子が一次元方向に閉じこめら
れることによって、量子準位どうしに断絶が生じること
が必要である。そして、このためには伝導層の厚さｄｃ
が十分に薄いことが必要である。２ＤＥＧを呈する伝導
層の厚さｄｃは以下のような理論式によって求められ
る。まず、伝導層の厚さｄｃと二つのもっとも低い量子
準位Ｅ０，Ｅ１との関係は下式で示される。
【数４】 ここで、ｈ０はプランク定数ｈを２πで除したもの（ｈ
０＝ｈ／２π）、ｍ＊は自由電子の有効質量を表す。
０＝ｈ／２π）、ｍ＊は自由電子の有効質量を表す。
【００１９】また、２ＤＥＧが形成されて自由電子の量
子力学的な閉じこめがなされるための条件として二つの
量子準位の差であるＥ１−Ｅ０が、
子力学的な閉じこめがなされるための条件として二つの
量子準位の差であるＥ１−Ｅ０が、
【数５】 を満足する必要がある。つまり、二つの量子準位間のエ
ネルギー差（Ｅ１−Ｅ０）が散乱による量子準位のぼけ
Γ＝ｈ０／τ（τは自由電子の平均散乱時間）よりも十
分に大きくなければならない。なぜならば、散乱による
量子準位のぼけがこのエネルギー差に比べて大きくなる
と二つのエネルギー準位が連続してしまい、量子井戸の
形成がされないからである。
ネルギー差（Ｅ１−Ｅ０）が散乱による量子準位のぼけ
Γ＝ｈ０／τ（τは自由電子の平均散乱時間）よりも十
分に大きくなければならない。なぜならば、散乱による
量子準位のぼけがこのエネルギー差に比べて大きくなる
と二つのエネルギー準位が連続してしまい、量子井戸の
形成がされないからである。
【００２０】この両式をｄｃに関して展開すると、結
局、
局、
【数６】 を得る。従って、ｄｃの上限値はｍ＊、τをパラメータ
として決められる。
として決められる。
【００２１】ここで、ｍ＊およびτは伝導層物質による
固有のパラメータであり、τは系の温度、伝導層と絶縁
層の界面の平滑度、伝導層中の不純物の濃度によっても
左右される。このような伝導層の厚さｄｃが伝導層中の
自由電子が一次元方向に閉じ込められるという本願発明
を実施するための前提となるから、本願発明においては
これに従って伝導層の厚さを定めるべきである。
固有のパラメータであり、τは系の温度、伝導層と絶縁
層の界面の平滑度、伝導層中の不純物の濃度によっても
左右される。このような伝導層の厚さｄｃが伝導層中の
自由電子が一次元方向に閉じ込められるという本願発明
を実施するための前提となるから、本願発明においては
これに従って伝導層の厚さを定めるべきである。
【００２２】次に、本願発明が利用するこの現象が発現
する条件として伝導層間３０ａ、３０ｂに十分なトンネ
リング電流が流れることが必要である。このトンネリン
グ電流の大きさ、つまり２ＤＥＧの物理現象を呈してい
る自由電子がトンネル現象によって隣接する伝導層に移
動する程度は伝導層を画している絶縁層の厚さｄｉに依
存する。単位面積当たりのトンネリング電流Ｉｔは
する条件として伝導層間３０ａ、３０ｂに十分なトンネ
リング電流が流れることが必要である。このトンネリン
グ電流の大きさ、つまり２ＤＥＧの物理現象を呈してい
る自由電子がトンネル現象によって隣接する伝導層に移
動する程度は伝導層を画している絶縁層の厚さｄｉに依
存する。単位面積当たりのトンネリング電流Ｉｔは
【数７】 で表される。
【００２３】ここで、ｅは電子の電荷、ΔＶは隣接する
伝導層中の２ＤＥＧのフェルミ準位の差、Ｅ０ ａ−Ｅ０
ｂは隣り合う伝導層のもっとも低い２つの量子準位のエ
ネルギー差、ｔはトンネル遷移の発生する確率を決定す
るパラメータを示す。また、ρは２次元電子ガスの状態
密度を表し、実際はρ＝ｍ＊／πｈ０ ２で示される。こ
の式から、隣り合う伝導層の量子準位のエネルギー差Ｅ
０ ａ−Ｅ０ ｂが小さくなると、単位面積当たりのトンネ
リング電流Ｉｔが極めて大きくなることがわかる。
伝導層中の２ＤＥＧのフェルミ準位の差、Ｅ０ ａ−Ｅ０
ｂは隣り合う伝導層のもっとも低い２つの量子準位のエ
ネルギー差、ｔはトンネル遷移の発生する確率を決定す
るパラメータを示す。また、ρは２次元電子ガスの状態
密度を表し、実際はρ＝ｍ＊／πｈ０ ２で示される。こ
の式から、隣り合う伝導層の量子準位のエネルギー差Ｅ
０ ａ−Ｅ０ ｂが小さくなると、単位面積当たりのトンネ
リング電流Ｉｔが極めて大きくなることがわかる。
【００２４】また、絶縁層の厚さｄｉは上式のｔと次式
のような関係にある。
のような関係にある。
【数８】 ここで、ｘ１，ｘ２は図７に示されるように、絶縁層の
一つの界面と他の界面の界面に垂直な方向のｘ座標値で
あり、実際はｄｉ＝ｘ２−ｘ１の関係にある。また、ρ
１は自由電子の量子力学的閉じこめ方向の状態密度、Δ
ψは自由電子の感じるトンネル障壁である。このうち、
絶縁層物質の種類、厚さ等に依存するものはｍ＊、
ρ１、Δψである。この式はｔを求めるために座標ｘ１
からｘ２に向かって積分をしているために、直接ｄｉに
関して展開することはできない。しかし、この式を用い
れば当業者であるならば本願発明の作用を達成し得る適
正な絶縁層厚さを容易に計算することが可能である。
一つの界面と他の界面の界面に垂直な方向のｘ座標値で
あり、実際はｄｉ＝ｘ２−ｘ１の関係にある。また、ρ
１は自由電子の量子力学的閉じこめ方向の状態密度、Δ
ψは自由電子の感じるトンネル障壁である。このうち、
絶縁層物質の種類、厚さ等に依存するものはｍ＊、
ρ１、Δψである。この式はｔを求めるために座標ｘ１
からｘ２に向かって積分をしているために、直接ｄｉに
関して展開することはできない。しかし、この式を用い
れば当業者であるならば本願発明の作用を達成し得る適
正な絶縁層厚さを容易に計算することが可能である。
【００２５】発明者らはこの積層構造を図８に模式的に
示すように接続し、伝導層間に流れるトンネリング電流
ｉｔをΔＶｇをパラメータとして測定した。ΔＶｇは伝
導層３０ａ，３０ｂにおいて量子準位がそろった状態に
おける場合を０として、その状態からのゲート電位の差
分を示す。なお、図８において伝導層３０ａ，３０ｂは
それぞれ示されているが、絶縁層３１については図示を
省略した。そして、伝導層３０ａに端子３３、３５を設
け、伝導層３０ｂに端子３４、３６を設け、端子３３と
端子３４の間に電圧Ｖｄｓを印加する。端子３５は接地
を行い、端子３６は電流測定装置３７に接続して、伝導
層間に流れる電流を測定する。金属電極３２は二つの伝
導層３０ａ，３０ｂの量子準位の差を調整するために設
ける。つまり、金属電極３２に可変電圧Ｖｇを印加する
ことによって、伝導層３０ｂの量子準位が変化するた
め、伝導層３０ａとの量子準位の差を可変とすることが
できる。このように、電子が量子力学的に閉じ込められ
た系においては量子準位と自由電子のフェルミ準位は自
由電子の密度を変化させることによって独立に変化させ
ることができる。図８において、伝導層３０ａ，３０ｂ
に接続されている電位Ｖｄｓは伝導層３０ａ，３０ｂ間
のフェルミ準位の差の電位を表し、また、外部金属ゲー
ト３２に付加された電位Ｖｇは量子準位を制御する。測
定においてはΔＶｇを変化させ、その時の電流値ｉｔの
変化を求めた。
示すように接続し、伝導層間に流れるトンネリング電流
ｉｔをΔＶｇをパラメータとして測定した。ΔＶｇは伝
導層３０ａ，３０ｂにおいて量子準位がそろった状態に
おける場合を０として、その状態からのゲート電位の差
分を示す。なお、図８において伝導層３０ａ，３０ｂは
それぞれ示されているが、絶縁層３１については図示を
省略した。そして、伝導層３０ａに端子３３、３５を設
け、伝導層３０ｂに端子３４、３６を設け、端子３３と
端子３４の間に電圧Ｖｄｓを印加する。端子３５は接地
を行い、端子３６は電流測定装置３７に接続して、伝導
層間に流れる電流を測定する。金属電極３２は二つの伝
導層３０ａ，３０ｂの量子準位の差を調整するために設
ける。つまり、金属電極３２に可変電圧Ｖｇを印加する
ことによって、伝導層３０ｂの量子準位が変化するた
め、伝導層３０ａとの量子準位の差を可変とすることが
できる。このように、電子が量子力学的に閉じ込められ
た系においては量子準位と自由電子のフェルミ準位は自
由電子の密度を変化させることによって独立に変化させ
ることができる。図８において、伝導層３０ａ，３０ｂ
に接続されている電位Ｖｄｓは伝導層３０ａ，３０ｂ間
のフェルミ準位の差の電位を表し、また、外部金属ゲー
ト３２に付加された電位Ｖｇは量子準位を制御する。測
定においてはΔＶｇを変化させ、その時の電流値ｉｔの
変化を求めた。
【００２６】図９はこの結果を示す。ここで、ｘ軸はΔ
Ｖｇ、ｙ軸は測定された電流ｉｔを示す。量子準位の差
が一致したときに（つまりΔＶｇ＝０のときに）、極大
の電流が流れる顕著な傾向を示す。そして、この電流の
ピーク値における伝導度は通常のトンネル現象で観察さ
れる伝導度よりも２桁以上も大きいものである。この実
験から、本願発明者は（１）２ＤＥＧの物理現象が生じ
電子が量子力学的に一方向に閉じこめられた層が絶縁層
を介して隣接している場合に、（２）この隣接する伝導
層の量子準位が近接すると通常のトンネリング電流に比
べて非常に大きな電流が流れる現象、あるいは、通常の
トンネリング抵抗に比べて抵抗値が極めて小さくなる現
象を発見したものである。
Ｖｇ、ｙ軸は測定された電流ｉｔを示す。量子準位の差
が一致したときに（つまりΔＶｇ＝０のときに）、極大
の電流が流れる顕著な傾向を示す。そして、この電流の
ピーク値における伝導度は通常のトンネル現象で観察さ
れる伝導度よりも２桁以上も大きいものである。この実
験から、本願発明者は（１）２ＤＥＧの物理現象が生じ
電子が量子力学的に一方向に閉じこめられた層が絶縁層
を介して隣接している場合に、（２）この隣接する伝導
層の量子準位が近接すると通常のトンネリング電流に比
べて非常に大きな電流が流れる現象、あるいは、通常の
トンネリング抵抗に比べて抵抗値が極めて小さくなる現
象を発見したものである。
【００２７】なお、発明者らがこの現象を確認したＧａ
Ａｓ−ＡｌＡｓ系においては極めて低温でこの現象が確
認された。しかし、これはＡｌＡｓが絶縁層としてバン
ドギャップが小さいために、量子井戸の障壁の高さが不
十分であるためであり本質的な問題ではない。つまり、
量子井戸の障壁の高さが不十分であるときは、量子閉じ
こめによる電子の量子準位の差Ｅ１−Ｅ０の値が十分に
大きなものではないので、温度が高くなるとそれぞれの
量子準位に幅が生じ両準位が連続してしまい、量子の一
次元方向の閉じ込めがこわれてしまうからである。従っ
て、たとえばＳｉＯ２のようにバンドギャップが大きな
絶縁物によればより高い温度、例えば常温においてもか
かる現象が確認できる。
Ａｓ−ＡｌＡｓ系においては極めて低温でこの現象が確
認された。しかし、これはＡｌＡｓが絶縁層としてバン
ドギャップが小さいために、量子井戸の障壁の高さが不
十分であるためであり本質的な問題ではない。つまり、
量子井戸の障壁の高さが不十分であるときは、量子閉じ
こめによる電子の量子準位の差Ｅ１−Ｅ０の値が十分に
大きなものではないので、温度が高くなるとそれぞれの
量子準位に幅が生じ両準位が連続してしまい、量子の一
次元方向の閉じ込めがこわれてしまうからである。従っ
て、たとえばＳｉＯ２のようにバンドギャップが大きな
絶縁物によればより高い温度、例えば常温においてもか
かる現象が確認できる。
【００２８】本願発明によるメモリセルを図６に再度示
す。示されるように、本願発明によるメモリセルの構造
は薄い絶縁層１０によって隔てられた３層からなる薄い
伝導層ＶＤＤ２０ａ，ＣＬ２０ｂ，ＧＮＤ２０ｃよりな
る。そして、両端の伝導層に電位差Ｖを加え、第一の量
子井戸にかかわる伝導層ＶＤＤ２０ａと第三の量子井戸
にかかわる伝導層ＧＮＤ２０ｃとの電位差をＶに保ち、
かつ、第２の量子井戸に係わる伝導層ＣＬ２０ｂにビッ
トライン２５を通じて電位を付与する構造によってメモ
リセルとしての作用が実現される。ここで、量子井戸の
並列数は３つであることが最も好ましいが、４つ以上で
もメモリセルとして実現は可能である。かかる構造を採
用することによって図６に示すように、３つの量子井戸
（クオンタムウエル）が形成され、それぞれの量子井戸
の中に自由電子が量子的に閉じこめられることによって
量子準位ができる。
す。示されるように、本願発明によるメモリセルの構造
は薄い絶縁層１０によって隔てられた３層からなる薄い
伝導層ＶＤＤ２０ａ，ＣＬ２０ｂ，ＧＮＤ２０ｃよりな
る。そして、両端の伝導層に電位差Ｖを加え、第一の量
子井戸にかかわる伝導層ＶＤＤ２０ａと第三の量子井戸
にかかわる伝導層ＧＮＤ２０ｃとの電位差をＶに保ち、
かつ、第２の量子井戸に係わる伝導層ＣＬ２０ｂにビッ
トライン２５を通じて電位を付与する構造によってメモ
リセルとしての作用が実現される。ここで、量子井戸の
並列数は３つであることが最も好ましいが、４つ以上で
もメモリセルとして実現は可能である。かかる構造を採
用することによって図６に示すように、３つの量子井戸
（クオンタムウエル）が形成され、それぞれの量子井戸
の中に自由電子が量子的に閉じこめられることによって
量子準位ができる。
【００２９】各々の絶縁層及び伝導層の厚さは好ましく
は５０〜２００オングストローム程度である。しかし、
本願発明の原理に立ち返ればかかる厚さに限定されるも
のではなく、上述したように伝導層については式
（１）、（２）、（３）、絶縁層については式（４）、
（５）を満たす範囲であればよい。
は５０〜２００オングストローム程度である。しかし、
本願発明の原理に立ち返ればかかる厚さに限定されるも
のではなく、上述したように伝導層については式
（１）、（２）、（３）、絶縁層については式（４）、
（５）を満たす範囲であればよい。
【００３０】この構造の動作原理を図１０から図１２に
よって説明する。図１０では、両端の量子井戸に係わる
伝導層ＶＤＤ２０ａ，ＧＮＤ２０ｃに電位がかかってい
ない状態を示す。この状態では両端の伝導層に電位差が
生じていない。今ここで伝導層中には十分に自由電子が
存在し、フェルミ準位Ｅｆが最低の量子準位Ｅ０より上
にあり、次の量子準位Ｅ１より下にあると仮定する。こ
の状態では、伝導層を隔てる絶縁層は十分に薄いからト
ンネリング現象が各伝導層間で生じ、各伝導層間にはト
ンネリング現象によってトンネリング電流が流れる。
よって説明する。図１０では、両端の量子井戸に係わる
伝導層ＶＤＤ２０ａ，ＧＮＤ２０ｃに電位がかかってい
ない状態を示す。この状態では両端の伝導層に電位差が
生じていない。今ここで伝導層中には十分に自由電子が
存在し、フェルミ準位Ｅｆが最低の量子準位Ｅ０より上
にあり、次の量子準位Ｅ１より下にあると仮定する。こ
の状態では、伝導層を隔てる絶縁層は十分に薄いからト
ンネリング現象が各伝導層間で生じ、各伝導層間にはト
ンネリング現象によってトンネリング電流が流れる。
【００３１】次に、この系の両端の伝導層ＶＤＤ２０
ａ，ＧＮＤ２０ｃ間に電位差Ｖを与えたのが図１１の状
態である。通常の系であれば第二の量子井戸に係わる伝
導層ＣＬ２０ｂの量子準位はＥ０とＥ０’の中間に保た
れるはずである。しかし、本願に係わる構造において
は、２ＤＥＧ現象によって自由電子の自由度が減少して
いるために第二の量子井戸に係わる伝導層ＣＬ２０ｂの
量子準位はＥ０またはＥ０’のいずれかの電位にロック
される。図１１ではＣＬ２０ｂの量子準位の電位がＧＮ
Ｄ２０ｃの量子準位の電位と等しＥ０にロックされてい
るが、これは二進状態における”０”に相当する。この
ように、第二の量子井戸に係わる伝導層ＣＬ２０ｂの量
子準位の電位がＥ０にロックされる理由は、伝導層ＣＬ
２０ｂと伝導層ＧＮＤ２０ｃの量子準位の電位が相互に
近接しているから第二の量子井戸に係わる伝導層ＣＬ２
０ｂと第三の量子井戸に係わる伝導層ＧＮＤ２０ｃ間の
トンネリング電流が増大し、一方、伝導層ＣＬ２０ｂと
伝導層ＶＤＤ２０ａの量子準位の電位が離れるから第一
の量子井戸に係わる伝導層ＶＤＤ２０ａと第二の量子井
戸に係わる伝導層ＣＬ２０ｂとの間のトンネリング電流
が減少するからである。なお、トンネリング電流と量子
準位の電位差については図９に述べたとおりである。こ
の結果、さらに伝導層ＣＬ２０ｂの電位が伝導層ＧＮＤ
２０ｃに近づく方向に遷移し、ＣＬの電位はＧＮＤの電
位にロックされる。
ａ，ＧＮＤ２０ｃ間に電位差Ｖを与えたのが図１１の状
態である。通常の系であれば第二の量子井戸に係わる伝
導層ＣＬ２０ｂの量子準位はＥ０とＥ０’の中間に保た
れるはずである。しかし、本願に係わる構造において
は、２ＤＥＧ現象によって自由電子の自由度が減少して
いるために第二の量子井戸に係わる伝導層ＣＬ２０ｂの
量子準位はＥ０またはＥ０’のいずれかの電位にロック
される。図１１ではＣＬ２０ｂの量子準位の電位がＧＮ
Ｄ２０ｃの量子準位の電位と等しＥ０にロックされてい
るが、これは二進状態における”０”に相当する。この
ように、第二の量子井戸に係わる伝導層ＣＬ２０ｂの量
子準位の電位がＥ０にロックされる理由は、伝導層ＣＬ
２０ｂと伝導層ＧＮＤ２０ｃの量子準位の電位が相互に
近接しているから第二の量子井戸に係わる伝導層ＣＬ２
０ｂと第三の量子井戸に係わる伝導層ＧＮＤ２０ｃ間の
トンネリング電流が増大し、一方、伝導層ＣＬ２０ｂと
伝導層ＶＤＤ２０ａの量子準位の電位が離れるから第一
の量子井戸に係わる伝導層ＶＤＤ２０ａと第二の量子井
戸に係わる伝導層ＣＬ２０ｂとの間のトンネリング電流
が減少するからである。なお、トンネリング電流と量子
準位の電位差については図９に述べたとおりである。こ
の結果、さらに伝導層ＣＬ２０ｂの電位が伝導層ＧＮＤ
２０ｃに近づく方向に遷移し、ＣＬの電位はＧＮＤの電
位にロックされる。
【００３２】次に、伝導層ＣＬ２０ｂが伝導層ＶＤＤ２
０ａの電位の側に少し遷移したときは、伝導層ＣＬ２０
ｂの電位と伝導層ＧＮＤ２０ｃの電位が離れることによ
って、伝導層ＣＬ２０ｂと伝導層ＧＮＤ２０ｃのトンネ
リング電流が急激に減少し、その代わり、伝導層ＣＬ２
０ｂの電位が伝導層ＶＤＤ２０ａの電位に近づくから伝
導層ＣＬ２０ｂと伝導層ＶＤＤ２０ａのトンネリング電
流が増大する。これによって、伝導層ＣＬ２０ｂと伝導
層ＶＤＤ２０ａはその電位がより相互に近づくように遷
移する。この状態を図１２にしめす。そして、この状態
は二進状態における”１”に対応する。
０ａの電位の側に少し遷移したときは、伝導層ＣＬ２０
ｂの電位と伝導層ＧＮＤ２０ｃの電位が離れることによ
って、伝導層ＣＬ２０ｂと伝導層ＧＮＤ２０ｃのトンネ
リング電流が急激に減少し、その代わり、伝導層ＣＬ２
０ｂの電位が伝導層ＶＤＤ２０ａの電位に近づくから伝
導層ＣＬ２０ｂと伝導層ＶＤＤ２０ａのトンネリング電
流が増大する。これによって、伝導層ＣＬ２０ｂと伝導
層ＶＤＤ２０ａはその電位がより相互に近づくように遷
移する。この状態を図１２にしめす。そして、この状態
は二進状態における”１”に対応する。
【００３３】本願発明においてメモリセルとしての作用
を担う伝導層ＣＬの電位とその安定度の関係を図１３に
模式的に示す。ＣＬの電位がＶＤＤの電位とＧＮＤの電
位の中間にある初期状態（図１０）ではＣＬの電位は極
めて不安定であり、これがどちらかの電位に近づくこと
によって加速的に安定する状態にあるといえる。つま
り、初期状態においては第二の量子井戸に係わる伝導層
の電位状態は極めて不安定な状態にあり、ＧＮＤの電位
より、または、ＶＤＤの電位よりの電位が付与されるの
を待っている状態にある。そして、ひとたびこれが付与
されると、安定状態（ＧＮＤ電位、または、ＶＤＤ電
位）に向かって加速的に遷移していくのである。本願発
明に係わるメモリセルが正帰還を有しているのはかかる
特性のためである。
を担う伝導層ＣＬの電位とその安定度の関係を図１３に
模式的に示す。ＣＬの電位がＶＤＤの電位とＧＮＤの電
位の中間にある初期状態（図１０）ではＣＬの電位は極
めて不安定であり、これがどちらかの電位に近づくこと
によって加速的に安定する状態にあるといえる。つま
り、初期状態においては第二の量子井戸に係わる伝導層
の電位状態は極めて不安定な状態にあり、ＧＮＤの電位
より、または、ＶＤＤの電位よりの電位が付与されるの
を待っている状態にある。そして、ひとたびこれが付与
されると、安定状態（ＧＮＤ電位、または、ＶＤＤ電
位）に向かって加速的に遷移していくのである。本願発
明に係わるメモリセルが正帰還を有しているのはかかる
特性のためである。
【００３４】次にこのメモリセルを用いて情報の読み書
きを行うときの操作を示す。図６を参照して、情報をこ
のメモリセルから読み出すときはＦＥＴ２８をｏｎにし
て、メモリセルの正帰還を利用し、ビットライン２５を
駆動することによって行われる。また、情報の書込はビ
ットライン２５より電位ＣＬを強制的に変化させること
によって行うことができる。ＦＥＴ２８がｏｆｆになる
と、メモリセルは外部回路から遮断されて、外部電圧が
印加されている限り正帰還により情報が保持される。
きを行うときの操作を示す。図６を参照して、情報をこ
のメモリセルから読み出すときはＦＥＴ２８をｏｎにし
て、メモリセルの正帰還を利用し、ビットライン２５を
駆動することによって行われる。また、情報の書込はビ
ットライン２５より電位ＣＬを強制的に変化させること
によって行うことができる。ＦＥＴ２８がｏｆｆになる
と、メモリセルは外部回路から遮断されて、外部電圧が
印加されている限り正帰還により情報が保持される。
【００３５】この３層構造を実際に用いた構造について
のいくつかの例を示す。図１４は基板として単結晶シリ
コン１００を用い、その上にＳｉとＳｉＯ２からなる層
を積層した構造を示す。ここで、伝導層ＧＮＤ１０２、
ＣＬ１０４，ＶＤＤ１０６はそれぞれＳｉから形成さ
れ、自由電子の散乱確率を低くすることを考えると単結
晶であることが望ましい。また、図示されていないが、
これらの伝導層ＧＮＤ１０２，ＣＬ１０４、ＶＤＤ１０
６の周囲は絶縁層であるＳｉＯ２層よりなる。また、選
択用トランジスタのための電極ＷＬ１０８は任意の導電
材料で良い。製造工程上は伝導層と同一の材料を使用す
ることが最も有利であろう。
のいくつかの例を示す。図１４は基板として単結晶シリ
コン１００を用い、その上にＳｉとＳｉＯ２からなる層
を積層した構造を示す。ここで、伝導層ＧＮＤ１０２、
ＣＬ１０４，ＶＤＤ１０６はそれぞれＳｉから形成さ
れ、自由電子の散乱確率を低くすることを考えると単結
晶であることが望ましい。また、図示されていないが、
これらの伝導層ＧＮＤ１０２，ＣＬ１０４、ＶＤＤ１０
６の周囲は絶縁層であるＳｉＯ２層よりなる。また、選
択用トランジスタのための電極ＷＬ１０８は任意の導電
材料で良い。製造工程上は伝導層と同一の材料を使用す
ることが最も有利であろう。
【００３６】本願発明の構造において重要なのはＳｉ−
ＳｉＯ２間の界面である。この界面が十分に平滑でない
と自由電子の散乱確率が高くなり、自由電子の閉じ込め
を達成することができない。このような平滑な界面を得
るために考えられる製造方法として、ＣＶＤ技術が第一
に考えられる。ただし、ＣＶＤ技術によれば薄膜形成時
に多結晶またはアモルファス状態になるために、伝導層
内での電子の散乱確率が大きくなるという欠点が考えら
れる。
ＳｉＯ２間の界面である。この界面が十分に平滑でない
と自由電子の散乱確率が高くなり、自由電子の閉じ込め
を達成することができない。このような平滑な界面を得
るために考えられる製造方法として、ＣＶＤ技術が第一
に考えられる。ただし、ＣＶＤ技術によれば薄膜形成時
に多結晶またはアモルファス状態になるために、伝導層
内での電子の散乱確率が大きくなるという欠点が考えら
れる。
【００３７】次に考えられる方法は、単結晶シリコン中
に酸素イオンを打ち込み、その後高温でアニールするこ
とによって単結晶状態を維持するとともに酸素イオンを
局在化し、Ｓｉ層とＳｉＯ２層を交互に形成する方法で
ある。この方法はＳＯＩ(silicon on insulater)基板に
用いられる方法であり、非常に平滑なＳｉ−ＳｉＯ２界
面を得ることが可能と考えられる(S.Nakajima,presente
d in JEIDA meeting on Silicon-On-Insulator,Oct 199
4)。
に酸素イオンを打ち込み、その後高温でアニールするこ
とによって単結晶状態を維持するとともに酸素イオンを
局在化し、Ｓｉ層とＳｉＯ２層を交互に形成する方法で
ある。この方法はＳＯＩ(silicon on insulater)基板に
用いられる方法であり、非常に平滑なＳｉ−ＳｉＯ２界
面を得ることが可能と考えられる(S.Nakajima,presente
d in JEIDA meeting on Silicon-On-Insulator,Oct 199
4)。
【００３８】平滑なＳｉ−ＳｉＯ２界面を得ることの困
難性を少しでも解消するための構造を図１５に示す。こ
の構造は伝導層ＶＤＤ１１６とＧＮＤ１１２を伝導層Ｃ
Ｌ１１４の下層に形成し、２層でもって３層のものと等
価な構造としたものである。単結晶シリコン基板１００
と選択用トランジスタのための電極ＷＬ１０８の配置に
ついての変更はない。
難性を少しでも解消するための構造を図１５に示す。こ
の構造は伝導層ＶＤＤ１１６とＧＮＤ１１２を伝導層Ｃ
Ｌ１１４の下層に形成し、２層でもって３層のものと等
価な構造としたものである。単結晶シリコン基板１００
と選択用トランジスタのための電極ＷＬ１０８の配置に
ついての変更はない。
【００３９】さらに図１６に示すように平面的にメモリ
セルを形成することも可能である。ここで、伝導層はそ
れぞれＧＮＤ１２２，ＣＬ１２４，ＶＤＤ１２６であ
り、選択用トランジスタの電極ＷＬ１２８はこれらの伝
導層の上部または下部に絶縁層を挟んで形成される。ま
た、各伝導層間には絶縁層１２０が形成されている。こ
のような構造はエレクトロンビームリソグラフィー等の
超微細加工技術を用いて形成することができる。
セルを形成することも可能である。ここで、伝導層はそ
れぞれＧＮＤ１２２，ＣＬ１２４，ＶＤＤ１２６であ
り、選択用トランジスタの電極ＷＬ１２８はこれらの伝
導層の上部または下部に絶縁層を挟んで形成される。ま
た、各伝導層間には絶縁層１２０が形成されている。こ
のような構造はエレクトロンビームリソグラフィー等の
超微細加工技術を用いて形成することができる。
【００４０】Ｓｉ−ＳｉＯ２系を用いたときに伝導層と
絶縁層の厚さは前者については式（１）、（２）、
（３），後者については式（４），（５）を用いて計算
することができる。例えば伝導層であるＳｉ層の厚さｄ
ｃは式（１）、（２）、（３）によって計算することが
できるが、ここで重要なパラメータは自由電子の平均散
乱時間τである。τは伝導層物質の種類のみならず伝導
層と絶縁層の界面の平滑性によって大きな影響を受け
る。現在ＭＯＳＦＥＴで得られるＳ−ＳｉＯ２界面での
電子の移動度からこれを推測するとτ＝７．４ｘ１０
−１４ｓ程度となる。これによる散乱による電子のぼけ
Γは０．０８ｅＶ程度であり、これは伝導層の二つの量
子準位の差Ｅ１−Ｅ０＝０．１ｅＶと仮定すれば式
（２）を満足する。これらを前提とすると、自由電子の
有効質量ｍ＊＝０．２６ｍを代入して式（３）を計算す
ると、ｄｃ＝＜６０Ａ程度となる。しかし、この値はＳ
ｉ−ＳｉＯ２界面の平滑性に影響を受けるτに大きく影
響されるのでより平滑性を向上することができればもう
少し厚くても構わないであろう。実際にＧａＡｓ−Ａｌ
Ａｓ系においてはこの界面の平滑性を十分なものとする
ことができるので、特に低温ではさらに厚い層でも（例
えば、１００〜２００Ａ）自由電子の量子力学的な閉じ
込めが可能である。しかし、厚くなるに従って自由電子
の一次元的な閉じ込めを達成するために界面の平滑性等
を向上する必要があり、また、構造自体が大きくなりメ
モリセルを微細化するという本願発明の要請を満たし得
ないことから１０００Ａ以下が望ましいと考えられる。
絶縁層の厚さは前者については式（１）、（２）、
（３），後者については式（４），（５）を用いて計算
することができる。例えば伝導層であるＳｉ層の厚さｄ
ｃは式（１）、（２）、（３）によって計算することが
できるが、ここで重要なパラメータは自由電子の平均散
乱時間τである。τは伝導層物質の種類のみならず伝導
層と絶縁層の界面の平滑性によって大きな影響を受け
る。現在ＭＯＳＦＥＴで得られるＳ−ＳｉＯ２界面での
電子の移動度からこれを推測するとτ＝７．４ｘ１０
−１４ｓ程度となる。これによる散乱による電子のぼけ
Γは０．０８ｅＶ程度であり、これは伝導層の二つの量
子準位の差Ｅ１−Ｅ０＝０．１ｅＶと仮定すれば式
（２）を満足する。これらを前提とすると、自由電子の
有効質量ｍ＊＝０．２６ｍを代入して式（３）を計算す
ると、ｄｃ＝＜６０Ａ程度となる。しかし、この値はＳ
ｉ−ＳｉＯ２界面の平滑性に影響を受けるτに大きく影
響されるのでより平滑性を向上することができればもう
少し厚くても構わないであろう。実際にＧａＡｓ−Ａｌ
Ａｓ系においてはこの界面の平滑性を十分なものとする
ことができるので、特に低温ではさらに厚い層でも（例
えば、１００〜２００Ａ）自由電子の量子力学的な閉じ
込めが可能である。しかし、厚くなるに従って自由電子
の一次元的な閉じ込めを達成するために界面の平滑性等
を向上する必要があり、また、構造自体が大きくなりメ
モリセルを微細化するという本願発明の要請を満たし得
ないことから１０００Ａ以下が望ましいと考えられる。
【００４１】また、絶縁層であるＳｉＯ２層の厚さは式
（４）、（５）からも計算することができるが、ＧａＡ
ｓ等他の材料の実験結果から外挿法などによって推測す
ることも可能である。このような外挿法を用いるとＳｉ
Ｏ２を絶縁層として選択する限りは２０〜３０Ａくらい
の厚さが最適値である。絶縁層については十分にトンネ
リング電流が流れるということが条件なので、その範囲
であれば特に厚さを限定する必要はない。ＧａＡｓ−Ａ
ｌＡｓ系では７０Ａ前後でも十分であることがわかって
いる。流れるべきトンネリング電流値（単位面積当た
り）Ｉｔは伝導層が構成するキャパシタンスＣとその充
電のための時間τとキャパシタンスに印加される電圧Ｖ
とすると、Ｉｔ＝ＣＶ／τの関係から計算できる。例え
ばＣ＝１０−７Ｆ／ｃｍ２、Ｖ＝１Ｖ、τ＝１０−９ｓ
とすると、Ｉｔは概略１００Ａ／ｃｍ２程度である。こ
のように、Ｉｔはどの程度の速さでメモリセルを動作さ
せるかにもよるから物理的に定められるものではなく設
計事項である。ただし、現在のＤＲＡＭのアクセススピ
ードが７ｘ１０−８ｓ程度であることに鑑みると、Ｉｔ
を１Ａ／ｃｍ２以下にすることは現実性が乏しい。従っ
て、この範囲で絶縁層の厚さを決定することが実用的で
ある。また、絶縁層の厚さがあまり厚くなると構造自体
が大きくなりメモリセルを微細化するという本願発明の
要請を満たし得ないので、これらの要請を考慮すると５
００Ａ以下が望ましいであろう。
（４）、（５）からも計算することができるが、ＧａＡ
ｓ等他の材料の実験結果から外挿法などによって推測す
ることも可能である。このような外挿法を用いるとＳｉ
Ｏ２を絶縁層として選択する限りは２０〜３０Ａくらい
の厚さが最適値である。絶縁層については十分にトンネ
リング電流が流れるということが条件なので、その範囲
であれば特に厚さを限定する必要はない。ＧａＡｓ−Ａ
ｌＡｓ系では７０Ａ前後でも十分であることがわかって
いる。流れるべきトンネリング電流値（単位面積当た
り）Ｉｔは伝導層が構成するキャパシタンスＣとその充
電のための時間τとキャパシタンスに印加される電圧Ｖ
とすると、Ｉｔ＝ＣＶ／τの関係から計算できる。例え
ばＣ＝１０−７Ｆ／ｃｍ２、Ｖ＝１Ｖ、τ＝１０−９ｓ
とすると、Ｉｔは概略１００Ａ／ｃｍ２程度である。こ
のように、Ｉｔはどの程度の速さでメモリセルを動作さ
せるかにもよるから物理的に定められるものではなく設
計事項である。ただし、現在のＤＲＡＭのアクセススピ
ードが７ｘ１０−８ｓ程度であることに鑑みると、Ｉｔ
を１Ａ／ｃｍ２以下にすることは現実性が乏しい。従っ
て、この範囲で絶縁層の厚さを決定することが実用的で
ある。また、絶縁層の厚さがあまり厚くなると構造自体
が大きくなりメモリセルを微細化するという本願発明の
要請を満たし得ないので、これらの要請を考慮すると５
００Ａ以下が望ましいであろう。
【００４２】本願発明で提案するメモリセルの実現可能
性をシミュレーションモデルを用いて検証する。この検
証として、（１）上述した２並列型の量子井戸を有する
構造と等価な回路（単位回路という）を示し、（２）次
に、この単位回路を組み合わせて３並列型の量子井戸を
有する本願発明に係わるメモリセルの等価回路を構成
し、（３）この等価回路を用いてメモリセルとしての特
性をシミュレーションした結果について述べる。つま
り、（１）によって、２並列型量子井戸構造と単位回路
の等価性、（２）によって単位回路を組み合わせた等価
回路と本願発明に係わる３並列型の量子井戸を利用した
メモリセルとの等価性、そして、（３）によってこの等
価回路がメモリセルとしての特性、あるいは、正帰還特
性を発揮することを検証するものである。
性をシミュレーションモデルを用いて検証する。この検
証として、（１）上述した２並列型の量子井戸を有する
構造と等価な回路（単位回路という）を示し、（２）次
に、この単位回路を組み合わせて３並列型の量子井戸を
有する本願発明に係わるメモリセルの等価回路を構成
し、（３）この等価回路を用いてメモリセルとしての特
性をシミュレーションした結果について述べる。つま
り、（１）によって、２並列型量子井戸構造と単位回路
の等価性、（２）によって単位回路を組み合わせた等価
回路と本願発明に係わる３並列型の量子井戸を利用した
メモリセルとの等価性、そして、（３）によってこの等
価回路がメモリセルとしての特性、あるいは、正帰還特
性を発揮することを検証するものである。
【００４３】（１）については本願発明者らの文献「"L
umped Circuit Model Of Two-dimentinal to Two-Dimen
sional tunneling transistor" Y. Katayama, D.C.Tsu
i, Appl. Phys. Lett 62(20), 17 May 1993」に開示さ
れている。この文献の内容の概要を以下に示す。
umped Circuit Model Of Two-dimentinal to Two-Dimen
sional tunneling transistor" Y. Katayama, D.C.Tsu
i, Appl. Phys. Lett 62(20), 17 May 1993」に開示さ
れている。この文献の内容の概要を以下に示す。
【００４４】これによると、２並列型の量子井戸の等価
回路（上述の単位回路）は図１７に示されるものであ
る。単位回路において二つの量子準位がノードＳ＊とＤ
＊で表される点の電位に相当する。この単位回路の従来
のトランジスタの等価回路に比べた場合の特徴は、フェ
ルミ準位を表すＳ、Ｄが量子準位を表すＳ＊、Ｄ＊とキ
ャパシタンスＣｑによって分離されている点である。こ
のキャパシタンスＣｑは量子キャパシタンス(quantum c
apacitance)を示す（Ｃｑについては、S.Luryi,Appl.Ph
ys.Lett.52, 501 (1988)を参照されたい）。またＣｗは
隣接した伝導層が形成するキャパシタンスに相当し、Ｒ
ｔがトンネリング電流が流れる際の抵抗である。このＲ
ｔは式（４）を変形したΔＶ／Ｉｔと等価である。
回路（上述の単位回路）は図１７に示されるものであ
る。単位回路において二つの量子準位がノードＳ＊とＤ
＊で表される点の電位に相当する。この単位回路の従来
のトランジスタの等価回路に比べた場合の特徴は、フェ
ルミ準位を表すＳ、Ｄが量子準位を表すＳ＊、Ｄ＊とキ
ャパシタンスＣｑによって分離されている点である。こ
のキャパシタンスＣｑは量子キャパシタンス(quantum c
apacitance)を示す（Ｃｑについては、S.Luryi,Appl.Ph
ys.Lett.52, 501 (1988)を参照されたい）。またＣｗは
隣接した伝導層が形成するキャパシタンスに相当し、Ｒ
ｔがトンネリング電流が流れる際の抵抗である。このＲ
ｔは式（４）を変形したΔＶ／Ｉｔと等価である。
【００４５】図１８に示すように単位回路に一定電圧Ｖ
ｄｓをノードＳＤ間に印加し、可変電圧Ｖｇを印加す
る。可変電圧ＶｇはＳ＊とＤ＊の間の電位差Ｅ０ ａ−Ｅ
０ ｂを制御する作用をなす。Ｃｓｕｂ側の端子を接地し
て、可変電圧Ｖｇを遷移させたときの電圧−電流挙動を
同図に示す。縦軸が観測された電流値であり、横軸がΔ
Ｖｇである。この挙動はまさに図９で示した２並列型の
量子井戸を有する構造のトンネリング電流の挙動に一致
する。従って、図１７に示されている単位回路は２並列
型の量子井戸を有する構造の電圧−電流挙動を表す等価
回路として成立することがわかる。これによって、
（１）に述べた２並列型量子井戸構造と単位回路の等価
性が実証できた。
ｄｓをノードＳＤ間に印加し、可変電圧Ｖｇを印加す
る。可変電圧ＶｇはＳ＊とＤ＊の間の電位差Ｅ０ ａ−Ｅ
０ ｂを制御する作用をなす。Ｃｓｕｂ側の端子を接地し
て、可変電圧Ｖｇを遷移させたときの電圧−電流挙動を
同図に示す。縦軸が観測された電流値であり、横軸がΔ
Ｖｇである。この挙動はまさに図９で示した２並列型の
量子井戸を有する構造のトンネリング電流の挙動に一致
する。従って、図１７に示されている単位回路は２並列
型の量子井戸を有する構造の電圧−電流挙動を表す等価
回路として成立することがわかる。これによって、
（１）に述べた２並列型量子井戸構造と単位回路の等価
性が実証できた。
【００４６】次に（２）に述べた単位回路を組み合わせ
た本願発明に係わるメモリセルの等価回路と実際の３並
列型の量子井戸構造との等価性について述べる。単位回
路が２並列型の量子井戸構造と等価であるとすると、３
並列型の量子井戸構造は図１９に示すように２並列型の
量子井戸構造を表す単位回路を２つ並べたものに等し
い。ここで、Ｃｗ１，Ｃｗ２はそれぞれ伝導層ＶＤＤと
伝導層ＣＬの間、及び、伝導層ＣＬと伝導層ＧＮＤの間
のキャパシタンスに相当し、Ｒｔ１，Ｒｔ２はそれぞれ
伝導層ＶＤＤと伝導層ＣＬの間、伝導層ＣＬと伝導層Ｇ
ＮＤの間のトンネリング抵抗に相当する。従って、図１
９に示されるように単位回路をノードＣＬ＊において二
つ結合したものが図６で示したような３並列型の量子井
戸構造の等価回路となることがわかる。ここで、図１７
に係わる単位回路と比べるとＣｇが除かれている。単位
回路においてはその実験の目的に基づきゲート電圧を付
与しているからＣｇが必要であるのに対して、等価回路
においてはゲート電圧の付与を行わないから必要ないた
めである。従って、Ｃｇが示されていないことは回路の
等価性を損なうものではない。
た本願発明に係わるメモリセルの等価回路と実際の３並
列型の量子井戸構造との等価性について述べる。単位回
路が２並列型の量子井戸構造と等価であるとすると、３
並列型の量子井戸構造は図１９に示すように２並列型の
量子井戸構造を表す単位回路を２つ並べたものに等し
い。ここで、Ｃｗ１，Ｃｗ２はそれぞれ伝導層ＶＤＤと
伝導層ＣＬの間、及び、伝導層ＣＬと伝導層ＧＮＤの間
のキャパシタンスに相当し、Ｒｔ１，Ｒｔ２はそれぞれ
伝導層ＶＤＤと伝導層ＣＬの間、伝導層ＣＬと伝導層Ｇ
ＮＤの間のトンネリング抵抗に相当する。従って、図１
９に示されるように単位回路をノードＣＬ＊において二
つ結合したものが図６で示したような３並列型の量子井
戸構造の等価回路となることがわかる。ここで、図１７
に係わる単位回路と比べるとＣｇが除かれている。単位
回路においてはその実験の目的に基づきゲート電圧を付
与しているからＣｇが必要であるのに対して、等価回路
においてはゲート電圧の付与を行わないから必要ないた
めである。従って、Ｃｇが示されていないことは回路の
等価性を損なうものではない。
【００４７】また、図１９の等価回路にはメモリセルと
しての動作を検証するために、ワードライン（ＷＬ）、
ビットライン（ＢＬ）、メモリセルの選択用ＦＥＴ（Ｔ
Ｎ１）が含まれている。これらの構造により、この等価
回路が本願発明に係わる３並列型の量子井戸構造を要す
るメモリセルと等価であることがわかるであろう。これ
によって、上記（２）において述べたように、本願発明
のメモリセルについて等価回路を構成し得たことにな
る。
しての動作を検証するために、ワードライン（ＷＬ）、
ビットライン（ＢＬ）、メモリセルの選択用ＦＥＴ（Ｔ
Ｎ１）が含まれている。これらの構造により、この等価
回路が本願発明に係わる３並列型の量子井戸構造を要す
るメモリセルと等価であることがわかるであろう。これ
によって、上記（２）において述べたように、本願発明
のメモリセルについて等価回路を構成し得たことにな
る。
【００４８】最後に、（３）で述べたようにこの等価回
路がメモリセルとしての特性を有すことを述べる。この
等価回路の電圧−電流挙動を図２０に紹介する。この図
は本願発明に係わるメモリセルを等価回路によってシミ
ュレーションしたものであり、ＢＬを１＝＞０＝＞１＝
＞０と変化させたときのＣＬの挙動を示すものである。
ここで、ＷＬはスイッチングのための付勢を行うから
（図６）、ＷＬがｈｉｇｈの時にＴＮ１がｏｎするの
で、ＣＬの電位とＢＬの電位が等しくなる。そして、Ｗ
ＬがｌｏｗになったときにＴＮ１は遮断されるから、本
願発明のメモリセルが正帰還を有するとしたらこのとき
にＣＬの電位は一定の安定電位に向かって遷移を続け、
その後安定した電位状態に保たれるはずである。
路がメモリセルとしての特性を有すことを述べる。この
等価回路の電圧−電流挙動を図２０に紹介する。この図
は本願発明に係わるメモリセルを等価回路によってシミ
ュレーションしたものであり、ＢＬを１＝＞０＝＞１＝
＞０と変化させたときのＣＬの挙動を示すものである。
ここで、ＷＬはスイッチングのための付勢を行うから
（図６）、ＷＬがｈｉｇｈの時にＴＮ１がｏｎするの
で、ＣＬの電位とＢＬの電位が等しくなる。そして、Ｗ
ＬがｌｏｗになったときにＴＮ１は遮断されるから、本
願発明のメモリセルが正帰還を有するとしたらこのとき
にＣＬの電位は一定の安定電位に向かって遷移を続け、
その後安定した電位状態に保たれるはずである。
【００４９】シミュレーションの結果はまさにこの通り
のことを示している。つまり、時間ｔ１からｔ３の間の
ＢＬ＝ｈｉｇｈの状態でｔ１〜ｔ２の間ＷＬがｏｎされ
るとＣＬの電位は若干の遷移時間を経て、最終的には電
位Ｖ１を示す。このときに、ＷＬがｏｆｆになったｔ２
後もＣＬの電位は漸次上昇を続け、最終的にはｔ２’に
おいて安定することに着目されたい。このように、ＴＮ
１の遮断後もＣＬの遷移が安定状態に向けて継続するこ
とが正帰還性の証明である。従って、（３）で述べたよ
うにこの等価回路がメモリセルとしての特性、特に、本
願発明が企図する静的メモリとしての特性である正帰還
を有することがわかる。以上（１）、（２）、（３）の
事実の連係により、本願発明の実現性が検証できる。
のことを示している。つまり、時間ｔ１からｔ３の間の
ＢＬ＝ｈｉｇｈの状態でｔ１〜ｔ２の間ＷＬがｏｎされ
るとＣＬの電位は若干の遷移時間を経て、最終的には電
位Ｖ１を示す。このときに、ＷＬがｏｆｆになったｔ２
後もＣＬの電位は漸次上昇を続け、最終的にはｔ２’に
おいて安定することに着目されたい。このように、ＴＮ
１の遮断後もＣＬの遷移が安定状態に向けて継続するこ
とが正帰還性の証明である。従って、（３）で述べたよ
うにこの等価回路がメモリセルとしての特性、特に、本
願発明が企図する静的メモリとしての特性である正帰還
を有することがわかる。以上（１）、（２）、（３）の
事実の連係により、本願発明の実現性が検証できる。
【００５０】そして、この特性は電子の量子挙動という
観点から捉えると （ａ）自由電子が一次元方向に量子力学的に閉じ込めら
れている２つの伝導層が薄い絶縁層を介して離隔されて
いるときに、（ｂ）この２つの伝導層の量子準位が近接
すると、この２つの伝導層間に絶縁層を介して流れるト
ンネリング電流が飛躍的に増大する、という現象による
ものである。つまり、この現象を利用するから、第２の
量子井戸のエネルギー準位がそれに近接したエネルギー
準位を有する第１または第３の量子井戸の準位に近づく
方向に遷移するとき、第２の量子井戸と近接したエネル
ギー準位を有する量子井戸の間のトンネリング電流が飛
躍的に増大するので、これらの二つの量子井戸間の電位
の差がなくなる方向に第２の量子井戸のエネルギー準位
が安定する方向に遷移する。これが、本願発明において
正帰還を得ることができる理由である。
観点から捉えると （ａ）自由電子が一次元方向に量子力学的に閉じ込めら
れている２つの伝導層が薄い絶縁層を介して離隔されて
いるときに、（ｂ）この２つの伝導層の量子準位が近接
すると、この２つの伝導層間に絶縁層を介して流れるト
ンネリング電流が飛躍的に増大する、という現象による
ものである。つまり、この現象を利用するから、第２の
量子井戸のエネルギー準位がそれに近接したエネルギー
準位を有する第１または第３の量子井戸の準位に近づく
方向に遷移するとき、第２の量子井戸と近接したエネル
ギー準位を有する量子井戸の間のトンネリング電流が飛
躍的に増大するので、これらの二つの量子井戸間の電位
の差がなくなる方向に第２の量子井戸のエネルギー準位
が安定する方向に遷移する。これが、本願発明において
正帰還を得ることができる理由である。
【００５１】
【発明の効果】本願発明は正帰還を有するメモリセルで
ある。従って、リフレッシュ動作を行うことが不要であ
る。また、絶縁層を介した３つの伝導層のみでその要部
が構成されているため、現在用いられている静的メモリ
よりも簡略な構造を有している。この構造が消費する面
積は設計にもよるが、ＤＲＡＭのセル面積とほぼ同等と
考えられる。本願発明は量子素子を用いてメモリセルを
形成するが、その回路を相補的に構成するためスタンバ
イ電流を著しく減少させることができる。
ある。従って、リフレッシュ動作を行うことが不要であ
る。また、絶縁層を介した３つの伝導層のみでその要部
が構成されているため、現在用いられている静的メモリ
よりも簡略な構造を有している。この構造が消費する面
積は設計にもよるが、ＤＲＡＭのセル面積とほぼ同等と
考えられる。本願発明は量子素子を用いてメモリセルを
形成するが、その回路を相補的に構成するためスタンバ
イ電流を著しく減少させることができる。
【図１】従来技術によるＤＲＡＭの構造を示す。
【図２】従来技術によるＤＲＡＭのキャパシタンスの構
造を示す。
造を示す。
【図３】従来技術による静的メモリの構造を示す。
【図４】量子素子のＩ−Ｖ特性図を示す。
【図５】従来技術による量子素子の一例を示す。
【図６】本願発明によるメモリセルの模式図とエネルギ
ー準位図を示す。
ー準位図を示す。
【図７】本願発明の原理の説明のための模式図とエネル
ギー準位図を示す。
ギー準位図を示す。
【図８】本願発明の原理の説明のための実験の設備の模
式図を示す。
式図を示す。
【図９】本願発明の原理の説明のための実験の結果を示
す。
す。
【図１０】本願発明の作用を示す模式図である。
【図１１】本願発明の作用を示す模式図である。
【図１２】本願発明の作用を示す模式図である。
【図１３】本願発明の正帰還を模式的に示す。
【図１４】本願発明に係わるメモリセルの一例を示す。
【図１５】本願発明に係わるメモリセルの一例を示す。
【図１６】本願発明に係わるメモリセルの一例を示す。
【図１７】本願発明の原理の動作を検証するためのシミ
ュレーション回路を示す。
ュレーション回路を示す。
【図１８】本願発明の原理の動作を検証するシミュレー
ション回路による結果を示す。
ション回路による結果を示す。
【図１９】本願発明に係わるメモリセルのシミュレーシ
ョンのための回路を示す。
ョンのための回路を示す。
【図２０】本願発明に係わるメモリセルのシミュレーシ
ョン回路による結果を示す。
ョン回路による結果を示す。
１０ 絶縁層 ２０ａ、１０６、１１６、１２６ 伝導層ＶＤＤ ２０ｂ、１０４、１１４、１２４ 伝導層ＣＬ ２０ｃ、１０２、１１２、１２２ 伝導層ＧＮＤ ２４ 定電圧電源 ２５ ビットラインＢＬ ２６、１０８、１２８ ワードラインＷＬ ２８ 選択用トランジスタ １００ シリコン基板
フロントページの続き (56)参考文献 特開 平６−350044（ＪＰ，Ａ) 特開 平４−333280（ＪＰ，Ａ) 特開 平５−55502（ＪＰ，Ａ) 特開 平７−273331（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/10 G11C 11/38 H01L 29/06
Claims (14)
- 【請求項１】絶縁層によって互いに隔てられた少なくと
も３つの伝導層と、上記伝導層のうち直接相互にトンネ
リング電流が流れることのない第一の伝導層と第三の伝
導層との間に所定の電位差を付与する第一の電位付与手
段と、上記第一の伝導層との間及び上記第三の伝導層と
の間でトンネリング電流が流れることのできる第二の伝
導層に接続された第二の電位付与手段と、を有するメモ
リセルであって、上記伝導層に自由電子の量子力学的な
閉じ込めがなされているメモリセル。 - 【請求項２】上記第二の電位付与手段が遮断スイッチを
含む、請求項１のメモリセル。 - 【請求項３】上記第二の電位付与手段によって制御され
る上記第二の伝導層の電位の高低によって情報を記憶す
ることを特徴とする、請求項１のメモリセル。 - 【請求項４】上記第二の電位付与手段が所定の二つの電
位を上記第二の伝導層に印加する、請求項１のメモリセ
ル。 - 【請求項５】上記第二の伝導層の電位が上記第一の伝導
層の電位または上記第三の伝導層の電位で安定し、か
つ、正帰還を有することを特徴とする、請求項１のメモ
リセル。 - 【請求項６】上記伝導層の厚さｄｃが 【数１】 （ただし、ｈ０はプランク定数ｈを２πで除したもの
（ｈ０＝ｈ／２π）、ｍ＊は自由電子の有効質量、τは
自由電子の平均散乱時間）を具備する請求項１のメモリ
セル。 - 【請求項７】上記伝導層の厚さｄｃが１０００オングス
トローム以下である、請求項１のメモリセル。 - 【請求項８】上記絶縁層の厚さｄｉが 【数２】 【数３】 （ただし、Ｉｔは絶縁層に流れる単位面積当たりのトン
ネリング電流値、ｅは電子の電荷、ΔＶは隣接する伝導
層中の２ＤＥＧのフェルミ準位の差、Ｅ０ ａ−Ｅ０ ｂは
隣り合う伝導層の低い方の量子準位のエネルギー差、ｔ
はトンネル遷移の発生する確率を決定するパラメータ、
ρは２次元電子ガスの状態密度（ρ＝ｍ＊／π
ｈ０ ２）、ｘ１，ｘ２は絶縁層の一つの界面と該一つの
界面に対向する界面の界面に垂直な方向のｘ座標値、ρ
１は自由電子の量子力学的閉じこめ方向の状態密度、Δ
ψは自由電子の感じるトンネル障壁、ｈ０はプランク定
数ｈを２πで除したもの（ｈ０＝ｈ／２π）、Γは散乱
による量子準位のぼけ）により求められた極大のＩｔが
１Ａ／ｃｍ２以上のときの、ｄｉ＝ｘ２−ｘ１に従って
定めることができる範囲のものを含む請求項１のメモリ
セル。 - 【請求項９】上記絶縁層の厚さｄｉが５００オングスト
ローム以下である、請求項１のメモリセル。 - 【請求項１０】上記伝導層がＳｉよりなり、上記絶縁層
がＳｉＯ２よりなる請求項１のメモリセル。 - 【請求項１１】上記伝導層の抵抗率が１ｏｈｍ・ｃｍ以
下である、請求項１のメモリセル。 - 【請求項１２】上記伝導層はそのフェルミ準位に自由電
子が存在することを特徴とする、請求項１のメモリセ
ル。 - 【請求項１３】上記絶縁層の抵抗率が少なくとも１００
ｏｈｍ・ｃｍ以上である、請求項１のメモリセル。 - 【請求項１４】上記絶縁層はそのフェルミ準位に自由電
子が存在しないことを特徴とする、請求項１のメモリセ
ル。
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