JP2588590B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/39—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using thyristors or the avalanche or negative resistance type, e.g. PNPN, SCR, SCS, UJT
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- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
- G11C2211/561—Multilevel memory cell aspects
- G11C2211/5614—Multilevel memory cell comprising negative resistance, quantum tunneling or resonance tunneling elements
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- Static Random-Access Memory (AREA)
- Junction Field-Effect Transistors (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 〔概 要〕 エミッタ電流またはソース電流が負性微分特性を有す
るトランジスタを使用した半導体記憶装置に関し、 少ない素子数および単純化された構成で高速動作およ
び大集積化が可能であり、且つ、設計自由度が高い半導
体記憶装置を提供することを目的とし、 トランジスタと、抵抗手段とを具備する半導体記憶装
置であって、前記トランジスタはエミッタ電流またはソ
ース電流が負性微分特性を有し、該トランジスタのコレ
クタまたはドレインには第１の電源電圧を印加し、該ト
ランジスタのエミッタまたはソースには前記抵抗手段を
介して第２の電源電圧を印加し、そして、該トランジス
タのベースまたはゲートには２つの異なる動作状態を選
択的に保持する入力信号を供給し、前記エミッタまたは
ソースと前記抵抗手段との接続個所から出力信号を取り
出すように構成する。
るトランジスタを使用した半導体記憶装置に関し、 少ない素子数および単純化された構成で高速動作およ
び大集積化が可能であり、且つ、設計自由度が高い半導
体記憶装置を提供することを目的とし、 トランジスタと、抵抗手段とを具備する半導体記憶装
置であって、前記トランジスタはエミッタ電流またはソ
ース電流が負性微分特性を有し、該トランジスタのコレ
クタまたはドレインには第１の電源電圧を印加し、該ト
ランジスタのエミッタまたはソースには前記抵抗手段を
介して第２の電源電圧を印加し、そして、該トランジス
タのベースまたはゲートには２つの異なる動作状態を選
択的に保持する入力信号を供給し、前記エミッタまたは
ソースと前記抵抗手段との接続個所から出力信号を取り
出すように構成する。
本発明は半導体記憶装置に関し、特に、エミッタ電流
またはソース電流が負性微分特性を有するトランジス
タ、例えば、共鳴トンネリング障壁をキャリアの注入源
とする共鳴トンネリングトランジスタ（Resonant−Tunn
eling Transistor:RTT）を使用した半導体記憶装置に関
する。
またはソース電流が負性微分特性を有するトランジス
タ、例えば、共鳴トンネリング障壁をキャリアの注入源
とする共鳴トンネリングトランジスタ（Resonant−Tunn
eling Transistor:RTT）を使用した半導体記憶装置に関
する。
近年、高速動作が可能な素子として共鳴トンネリング
障壁をキャリアの注入源とし、エミッタ電流が負性微分
特性を有する共鳴トンネリング・ホットエレクトロン・
トランジスタ（Resonant−Tunneling Hot−Electron Tr
ansistor:RHET）や共鳴トンネリング・バイポーラ・ト
ランジスタ（Resonant−Tunneling Bipolar Transisto
r:RBT）等の共鳴トンネリングトランジスタ（RTT）が実
用化されつつある。さらに、最近では、共鳴トンネリン
グトランジスタとして共鳴トンネリング障壁をキャリア
の注入源とし、ソース電流に負性微分特性を持たせたFE
Tも研究開発されている。このようなRTT素子において、
ベース・エミッタ間電圧（または、ゲート・ソース間電
圧）に対するエミッタ電流（または、ソース電流）は、
増加、減少および再増加するＮ字型の特性を有してい
る。上記したRTT素子以外にも、エミッタ電流またはソ
ース電流が負性微分特性を有するトランジスタとして
は、例えば、実空間遷移トランジスタが知られている。
障壁をキャリアの注入源とし、エミッタ電流が負性微分
特性を有する共鳴トンネリング・ホットエレクトロン・
トランジスタ（Resonant−Tunneling Hot−Electron Tr
ansistor:RHET）や共鳴トンネリング・バイポーラ・ト
ランジスタ（Resonant−Tunneling Bipolar Transisto
r:RBT）等の共鳴トンネリングトランジスタ（RTT）が実
用化されつつある。さらに、最近では、共鳴トンネリン
グトランジスタとして共鳴トンネリング障壁をキャリア
の注入源とし、ソース電流に負性微分特性を持たせたFE
Tも研究開発されている。このようなRTT素子において、
ベース・エミッタ間電圧（または、ゲート・ソース間電
圧）に対するエミッタ電流（または、ソース電流）は、
増加、減少および再増加するＮ字型の特性を有してい
る。上記したRTT素子以外にも、エミッタ電流またはソ
ース電流が負性微分特性を有するトランジスタとして
は、例えば、実空間遷移トランジスタが知られている。
ところで、半導体記憶装置の高速化および大集積化の
要求に伴って、半導体記憶装置の基本セルの構成を単純
化することが注目されている。すなわち、例えば、従来
の一般的なスタティック・ランダム・アクセス・メモリ
（Static Random Access Memory:SRAM）は、交差接続さ
れた一対のトランジスタ，並びに，複数の抵抗器または
ダイオード等によりフリップフロップ（基本セル）を構
成し、２つの異なる動作状態を選択的に保持するように
なされている。しかし、従来のSRAMは基本セルを構成す
る素子数が多いため、例えば、トランジスタ等を小型化
する微細技術に依存していたのでは、近年の高速化およ
び大集積化の要求に応えるには限界となりつつある。そ
こで、より少ない素子数で、しかも、一層単純化された
基本セルにより２つの異なる動作状態を選択的に保持す
る半導体記憶装置（例えば、SRAM）が必要とされてい
る。
要求に伴って、半導体記憶装置の基本セルの構成を単純
化することが注目されている。すなわち、例えば、従来
の一般的なスタティック・ランダム・アクセス・メモリ
（Static Random Access Memory:SRAM）は、交差接続さ
れた一対のトランジスタ，並びに，複数の抵抗器または
ダイオード等によりフリップフロップ（基本セル）を構
成し、２つの異なる動作状態を選択的に保持するように
なされている。しかし、従来のSRAMは基本セルを構成す
る素子数が多いため、例えば、トランジスタ等を小型化
する微細技術に依存していたのでは、近年の高速化およ
び大集積化の要求に応えるには限界となりつつある。そ
こで、より少ない素子数で、しかも、一層単純化された
基本セルにより２つの異なる動作状態を選択的に保持す
る半導体記憶装置（例えば、SRAM）が必要とされてい
る。
この高速化および大集積化の要求に応えるものとし
て、本出願人は、特願昭62−103206号において、共鳴ト
ンネリング障壁をキャリアの注入源とする共鳴トンネリ
ングトランジスタを使用した半導体記憶装置を提案し
た。
て、本出願人は、特願昭62−103206号において、共鳴ト
ンネリング障壁をキャリアの注入源とする共鳴トンネリ
ングトランジスタを使用した半導体記憶装置を提案し
た。
第８図は従来の半導体記憶装置の一例の原理を示す回
路図であり、第９図は第８図の半導体記憶装置の動作を
説明するための図である。この第８図に示す半導体記憶
装置は、ベース電流が負性微分特性を有し、且つ、コレ
クタ電流が該負性微分特性が現れてから大きく流れるRT
Tを使用するものである。
路図であり、第９図は第８図の半導体記憶装置の動作を
説明するための図である。この第８図に示す半導体記憶
装置は、ベース電流が負性微分特性を有し、且つ、コレ
クタ電流が該負性微分特性が現れてから大きく流れるRT
Tを使用するものである。
第８図に示されるように、従来の半導体記憶装置、例
えば、SRAM等に使用するためのフリップ・フロップ回路
は、RHET等のRTT101のコレクタに電源電圧VCCを印加
し、エミッタを接地（電源電圧VEEに接続）し、そし
て、ベースに抵抗器102を接続するようになされてい
る。
えば、SRAM等に使用するためのフリップ・フロップ回路
は、RHET等のRTT101のコレクタに電源電圧VCCを印加
し、エミッタを接地（電源電圧VEEに接続）し、そし
て、ベースに抵抗器102を接続するようになされてい
る。
ここで、第８図に示す半導体記憶装置に使用するRTT1
は、そのベース電流IBがベース・エミッタ間電圧VBEに
対して、第９図中の実線で示されるようなＮ字型の負性
微分特性を有し、且つ、そのコレクタ電流ICが第９図中
の破線で示されるようなベース電流IBの負性微分特性が
現れてから大きく流れる特性を有するものである。そし
て、第９図から明らかなように、ベース・エミッタ間電
圧VBE（入力信号VIN）が保持電圧V02のとき抵抗器102で
規定される負荷線Lrとベース電流IBのベース電流特性曲
線CBとは２個所の安定した動作点S01およびS02で交わ
る。すなわち、ベース電流特性曲線CBと抵抗器102によ
る負荷線Lrとは、入力信号VINが電圧V01と電圧V03の間
にあるとき、２個所の安定点で交わることになる。ここ
で、ベース電流特性曲線CBと抵抗器102による負荷線Lr
とは動作点S03でも交わることになるが、この動作点S03
はベース電流IBの負性微分領域に存在するため不安定点
であり、このS03の状態は保持されない。
は、そのベース電流IBがベース・エミッタ間電圧VBEに
対して、第９図中の実線で示されるようなＮ字型の負性
微分特性を有し、且つ、そのコレクタ電流ICが第９図中
の破線で示されるようなベース電流IBの負性微分特性が
現れてから大きく流れる特性を有するものである。そし
て、第９図から明らかなように、ベース・エミッタ間電
圧VBE（入力信号VIN）が保持電圧V02のとき抵抗器102で
規定される負荷線Lrとベース電流IBのベース電流特性曲
線CBとは２個所の安定した動作点S01およびS02で交わ
る。すなわち、ベース電流特性曲線CBと抵抗器102によ
る負荷線Lrとは、入力信号VINが電圧V01と電圧V03の間
にあるとき、２個所の安定点で交わることになる。ここ
で、ベース電流特性曲線CBと抵抗器102による負荷線Lr
とは動作点S03でも交わることになるが、この動作点S03
はベース電流IBの負性微分領域に存在するため不安定点
であり、このS03の状態は保持されない。
第９図において、入力信号VINを電圧V01よりも低い電
圧に変化させてから保持電圧V02に戻すと、動作点は一
方の安定点S01になって保持され、また、入力信号VINを
電圧V03よりも高い電圧に変化させてから保持電圧V02に
戻すと、動作点は他方の安定点S02になって保持される
ことになる。従って、RTT101と抵抗器102により構成さ
れた基本セルは、入力信号VINを変化させることにより
２つの安定点S01およびS02を選択的に保持、すなわち、
選択的にデータの書き込みを行うことができる。
圧に変化させてから保持電圧V02に戻すと、動作点は一
方の安定点S01になって保持され、また、入力信号VINを
電圧V03よりも高い電圧に変化させてから保持電圧V02に
戻すと、動作点は他方の安定点S02になって保持される
ことになる。従って、RTT101と抵抗器102により構成さ
れた基本セルは、入力信号VINを変化させることにより
２つの安定点S01およびS02を選択的に保持、すなわち、
選択的にデータの書き込みを行うことができる。
以上において、基本セルの出力は、例えば、RTT101の
エミッタと接地間に抵抗器を挿入し、該抵抗器とエミッ
タとの接続個所から出力信号を取り出すことになる。ま
た、RTT101のコレクタ電流ICは、第９図中の破線で示さ
れるように、ベース電流IBの負性微分特性が現れてから
大きく流れる特性を持たせるようにしてあるが、これは
第８図に示す半導体記憶装置（基本セル）によりSRAMを
構成する場合、２つの安定点における出力コンダクタン
スに大きな差を与えて実用性を向上させるためである。
エミッタと接地間に抵抗器を挿入し、該抵抗器とエミッ
タとの接続個所から出力信号を取り出すことになる。ま
た、RTT101のコレクタ電流ICは、第９図中の破線で示さ
れるように、ベース電流IBの負性微分特性が現れてから
大きく流れる特性を持たせるようにしてあるが、これは
第８図に示す半導体記憶装置（基本セル）によりSRAMを
構成する場合、２つの安定点における出力コンダクタン
スに大きな差を与えて実用性を向上させるためである。
上述したように、従来の半導体記憶装置は、例えば、
通常のトランジスタを使用したSRAMは、その基本セルと
なるフリップフロップが一対のトランジスタ，並びに，
複数の抵抗器またはダイオード等を必要とするため、微
細技術を利用してトランジスタ等を小型化しても、近年
の高速化および大集積化の要求に応えるには限界があ
る。また、第８図および第９図を参照して説明した従来
のRTTを使用した半導体記憶装置は、RTTが高速動作であ
り、また、基本セルの素子数が少ないため、高速化およ
び大集積化の要求に応えることができる。
通常のトランジスタを使用したSRAMは、その基本セルと
なるフリップフロップが一対のトランジスタ，並びに，
複数の抵抗器またはダイオード等を必要とするため、微
細技術を利用してトランジスタ等を小型化しても、近年
の高速化および大集積化の要求に応えるには限界があ
る。また、第８図および第９図を参照して説明した従来
のRTTを使用した半導体記憶装置は、RTTが高速動作であ
り、また、基本セルの素子数が少ないため、高速化およ
び大集積化の要求に応えることができる。
しかし、この従来の半導体記憶装置に使用するRTT101
は、ベース電流IBがベース・エミッタ間電圧VBEに対し
て、第９図中の実線で示されるような負性微分特性を有
し、且つ、コレクタ電流ICが第９図中の破線で示される
ようなベース電流IBの負性微分特性が現れてから大きく
流れる特性を持たせる必要がある。すなわち、従来の半
導体記憶装置に使用するRTT101は、電流利得を故意に低
下させるようにして製造しなければならず、設計自由度
が低下すると共に、RTTの有する高速動作を抑制するこ
とになっていた。さらに、RTTを論理素子（例えば、エ
クスクルーシブNOR素子）として利用する場合、従来の
提案によれば、該RTTのコレクタ電流は負性微分特性を
有していなければならず、上記したコレクタ電流ICがベ
ース電流IBの負性微分特性が現れてから大きく流れる
（第９図中の破線で示される）特性を有するRTTとは異
なる工程により製造することになる。そのため、RTTを
使用してエクスクルーシブNOR素子を構成し、且つ、半
導体記憶装置（基本セル）にもRTTを使用する場合に
は、共鳴トンネリング障壁による負性微分特性が異なる
共鳴トンネリングトランジスタを同一の基板内に形成し
なければならなくなる。
は、ベース電流IBがベース・エミッタ間電圧VBEに対し
て、第９図中の実線で示されるような負性微分特性を有
し、且つ、コレクタ電流ICが第９図中の破線で示される
ようなベース電流IBの負性微分特性が現れてから大きく
流れる特性を持たせる必要がある。すなわち、従来の半
導体記憶装置に使用するRTT101は、電流利得を故意に低
下させるようにして製造しなければならず、設計自由度
が低下すると共に、RTTの有する高速動作を抑制するこ
とになっていた。さらに、RTTを論理素子（例えば、エ
クスクルーシブNOR素子）として利用する場合、従来の
提案によれば、該RTTのコレクタ電流は負性微分特性を
有していなければならず、上記したコレクタ電流ICがベ
ース電流IBの負性微分特性が現れてから大きく流れる
（第９図中の破線で示される）特性を有するRTTとは異
なる工程により製造することになる。そのため、RTTを
使用してエクスクルーシブNOR素子を構成し、且つ、半
導体記憶装置（基本セル）にもRTTを使用する場合に
は、共鳴トンネリング障壁による負性微分特性が異なる
共鳴トンネリングトランジスタを同一の基板内に形成し
なければならなくなる。
本発明は、上述した従来の半導体記憶装置に鑑み、少
ない素子数および単純化された構成で高速動作および大
集積化が可能であり、且つ、設計自由度が高い半導体記
憶装置を提供することを目的とする。
ない素子数および単純化された構成で高速動作および大
集積化が可能であり、且つ、設計自由度が高い半導体記
憶装置を提供することを目的とする。
〔課題を解決するための手段〕 第１図は本発明に係る半導体記憶装置の原理を示すブ
ロック回路図である。
ロック回路図である。
本発明によれば、トランジスタ１と、抵抗手段２とを
具備する半導体記憶装置であって、前記トランジスタ１
はエミッタ電流またはソース電流が負性微分特性を有
し、該トランジスタ１のコレクタまたはドレイン11には
第１の電源電圧VCCを印加し、該トランジスタ１のエミ
ッタまたはソース12には前記抵抗手段を介して第２の電
源電圧VEEを印加し、そして、該トランジスタ１のベー
スまたはゲート13には２つの異なる動作状態を選択的に
保持する入力信号VINを供給し、前記エミッタまたはソ
ースと前記抵抗手段との接続個所から出力信号VOUTを取
り出すようにしたことを特徴とする半導体記憶装置が提
供される。
具備する半導体記憶装置であって、前記トランジスタ１
はエミッタ電流またはソース電流が負性微分特性を有
し、該トランジスタ１のコレクタまたはドレイン11には
第１の電源電圧VCCを印加し、該トランジスタ１のエミ
ッタまたはソース12には前記抵抗手段を介して第２の電
源電圧VEEを印加し、そして、該トランジスタ１のベー
スまたはゲート13には２つの異なる動作状態を選択的に
保持する入力信号VINを供給し、前記エミッタまたはソ
ースと前記抵抗手段との接続個所から出力信号VOUTを取
り出すようにしたことを特徴とする半導体記憶装置が提
供される。
上述した構成を有する本発明の半導体記憶装置によれ
ば、エミッタ電流またはソース電流が負性微分特性を有
するトランジスタ１のコレクタまたはドレイン11には第
１の電源電圧VCCが印加され、トランジスタ１のエミッ
タまたはソース12には抵抗手段２を介して第２の電源電
圧VEEが印加され、さらに、トランジスタ１のベースま
たはゲート13には２つの異なる動作状態を選択的に保持
する入力信号VINが供給される。さらに、トランジスタ
１のエミッタまたはソース12と抵抗手段２との接続個所
から出力信号VOUTが取り出されるようになされている。
そして、保持電圧に維持された入力信号VINを、高レベ
ル信号電圧または低レベル信号電圧とした後、再び、保
持電圧に戻すことによって、半導体記憶装置をエミッタ
電流の特性曲線と抵抗手段２による負荷線とが交差する
２つの安定した動作点に選択的に保持する。
ば、エミッタ電流またはソース電流が負性微分特性を有
するトランジスタ１のコレクタまたはドレイン11には第
１の電源電圧VCCが印加され、トランジスタ１のエミッ
タまたはソース12には抵抗手段２を介して第２の電源電
圧VEEが印加され、さらに、トランジスタ１のベースま
たはゲート13には２つの異なる動作状態を選択的に保持
する入力信号VINが供給される。さらに、トランジスタ
１のエミッタまたはソース12と抵抗手段２との接続個所
から出力信号VOUTが取り出されるようになされている。
そして、保持電圧に維持された入力信号VINを、高レベ
ル信号電圧または低レベル信号電圧とした後、再び、保
持電圧に戻すことによって、半導体記憶装置をエミッタ
電流の特性曲線と抵抗手段２による負荷線とが交差する
２つの安定した動作点に選択的に保持する。
以下、図面を参照して本発明に係る半導体記憶装置の
一実施例を説明する。
一実施例を説明する。
第２図は本発明の半導体記憶装置の一実施例を示す回
路図であり、第３図は第２図の半導体記憶装置に使用す
る共鳴トンネリング・ホットエレクトロン・トランジス
タの特性を示す図である。
路図であり、第３図は第２図の半導体記憶装置に使用す
る共鳴トンネリング・ホットエレクトロン・トランジス
タの特性を示す図である。
本実施例は、エミッタ電流またはソース電流が負性微
分特性を有するトランジスタ（例えば、RTT）として共
鳴トンネリング・ホットエレクトロン・トランジスタ
（RHET）１を使用したものである。RHET1のコレクタ11
には高電位の電源電圧VCCが印加され、エミッタ12には
抵抗器２を介して低電位（例えば、零ボルト）の電源電
圧VEEが印加され、さらに、ベース13には入力信号VINが
供給されている。そして、RHET1のエミッタ12と抵抗器
２との接続個所から出力信号VOUTが取り出されるように
なされている。
分特性を有するトランジスタ（例えば、RTT）として共
鳴トンネリング・ホットエレクトロン・トランジスタ
（RHET）１を使用したものである。RHET1のコレクタ11
には高電位の電源電圧VCCが印加され、エミッタ12には
抵抗器２を介して低電位（例えば、零ボルト）の電源電
圧VEEが印加され、さらに、ベース13には入力信号VINが
供給されている。そして、RHET1のエミッタ12と抵抗器
２との接続個所から出力信号VOUTが取り出されるように
なされている。
ここで、本実施例の半導体記憶装置に使用するRHET1
は、第３図に示されるように、横軸にとったベース・エ
ミッタ間電圧VBE（入力信号VIN）の増大に伴って、縦軸
のエミッタ電流IEが増加、減少および再増加するような
特性（Ｎ字型特性：負性微分特性）を有している。ま
た、コレクタ電流ICについても、エミッタ電流IEと同様
に、入力信号VINの増大に伴って、増加、減少および再
増加する負性微分特性を有している。すなわち、エミッ
タ電流IEおよびコレクタ電流ICは、入力信号VINの増大
に伴って、零からピーク31Eおよび31Cまで増加し、ピー
ク31Eおよび31Cからバレー32Eおよび32Cまで減少し、そ
して、バレー32Eおよび32Cの先は再び増加するＮ字型の
特性を有している。このような特性を有するRTTは、設
計自由度が高く、また、RTTの有する高速動作を十分に
発揮させることができる。さらに、コレクタ電流ICが負
性微分特性を有するRTTを使用してエクスクルーシブNOR
素子を構成し、且つ、エミッタ電流IEが負性微分特性を
有するRTTを使用して半導体記憶装置（基本セル）を構
成する場合、同じ特性を有するRTTを同一基板に対して
同時に形成することができることになる。
は、第３図に示されるように、横軸にとったベース・エ
ミッタ間電圧VBE（入力信号VIN）の増大に伴って、縦軸
のエミッタ電流IEが増加、減少および再増加するような
特性（Ｎ字型特性：負性微分特性）を有している。ま
た、コレクタ電流ICについても、エミッタ電流IEと同様
に、入力信号VINの増大に伴って、増加、減少および再
増加する負性微分特性を有している。すなわち、エミッ
タ電流IEおよびコレクタ電流ICは、入力信号VINの増大
に伴って、零からピーク31Eおよび31Cまで増加し、ピー
ク31Eおよび31Cからバレー32Eおよび32Cまで減少し、そ
して、バレー32Eおよび32Cの先は再び増加するＮ字型の
特性を有している。このような特性を有するRTTは、設
計自由度が高く、また、RTTの有する高速動作を十分に
発揮させることができる。さらに、コレクタ電流ICが負
性微分特性を有するRTTを使用してエクスクルーシブNOR
素子を構成し、且つ、エミッタ電流IEが負性微分特性を
有するRTTを使用して半導体記憶装置（基本セル）を構
成する場合、同じ特性を有するRTTを同一基板に対して
同時に形成することができることになる。
Ｎ字型特性を有するエミッタ電流特性曲線CEと抵抗器
２の抵抗値Ｒにより規定される負荷線LR0とは、２個所
の安定した動作点S1およびS2で交わる。ここで、負荷線
LRは、後に詳述するように入力信号VINの値が保持電圧V
0のときのものである。また、エミッタ電流特性曲線CE
と負荷線LRとは動作点S3でも交わることになるが、この
動作点S3はエミッタ電流IEの負性微分領域に存在するた
め不安定点であり、このS3の状態は保持されないことに
なる。
２の抵抗値Ｒにより規定される負荷線LR0とは、２個所
の安定した動作点S1およびS2で交わる。ここで、負荷線
LRは、後に詳述するように入力信号VINの値が保持電圧V
0のときのものである。また、エミッタ電流特性曲線CE
と負荷線LRとは動作点S3でも交わることになるが、この
動作点S3はエミッタ電流IEの負性微分領域に存在するた
め不安定点であり、このS3の状態は保持されないことに
なる。
第４図は第２図の半導体記憶装置の動作を説明するた
めの図である。同図において、低レベル規定電圧V1は抵
抗値Ｒによる負荷線LR1（第４図内の破線で示す）とエ
ミッタ電流特性曲線CEと該エミッタ電流特性曲線CEのバ
レー32E近傍で接する場合の電圧値であり、また、高レ
ベル規定電圧V2は抵抗値Ｒによる負荷線LR2（第４図内
の破線で示す）とエミッタ電流特性曲線CEとが該エミッ
タ電流特性曲線CEのピーク31E近傍で接する場合の電圧
値である。
めの図である。同図において、低レベル規定電圧V1は抵
抗値Ｒによる負荷線LR1（第４図内の破線で示す）とエ
ミッタ電流特性曲線CEと該エミッタ電流特性曲線CEのバ
レー32E近傍で接する場合の電圧値であり、また、高レ
ベル規定電圧V2は抵抗値Ｒによる負荷線LR2（第４図内
の破線で示す）とエミッタ電流特性曲線CEとが該エミッ
タ電流特性曲線CEのピーク31E近傍で接する場合の電圧
値である。
負荷線LR0は保持電圧V0および抵抗値Ｒにより規定さ
れるが、該保持電圧V0はエミッタ電流特性曲線CEと負荷
線LR0とが２つの安定点S1およびS2で交差するように設
定する必要があり、概略、低レベル規定電圧V1と高レベ
ル規定電圧V2との中間の電圧値に設定するのが好まし
い。
れるが、該保持電圧V0はエミッタ電流特性曲線CEと負荷
線LR0とが２つの安定点S1およびS2で交差するように設
定する必要があり、概略、低レベル規定電圧V1と高レベ
ル規定電圧V2との中間の電圧値に設定するのが好まし
い。
低レベル信号電圧VLは、RTT1および抵抗器２を備えた
第２図の半導体記憶装置（基本セル）を安定した動作点
S1に移動させて保持するための電圧を示し、低レベル規
定電圧V1よりも低い電圧値に設定する必要がある。ま
た、高レベル信号電圧VHは、基本セルを安定した動作点
S2に移動させて保持するための電圧を示し、高レベル規
定電圧V2よりも高い電圧値に設定する必要がある。
第２図の半導体記憶装置（基本セル）を安定した動作点
S1に移動させて保持するための電圧を示し、低レベル規
定電圧V1よりも低い電圧値に設定する必要がある。ま
た、高レベル信号電圧VHは、基本セルを安定した動作点
S2に移動させて保持するための電圧を示し、高レベル規
定電圧V2よりも高い電圧値に設定する必要がある。
第５図は第４図の半導体記憶装置の動作を説明するた
めの信号波形図であり、同図（ａ）は入力信号を示し、
同図（ｂ）は出力信号を示すものである。前述したよう
にして設定された保持電圧V0,低レベル信号電圧VLおよ
び高レベル信号電圧VHを使用することにより、第２図の
基本セルに安定した２つの異なる動作状態を選択的に保
持させることができる。例えば、基本セルが安定点S1の
状態で保持電圧V0が印加されているとき、出力信号VOUT
は高レベル信号VOUTH（＝V0−VS1）となっているが、入
力信号VINとして高レベル信号電圧VHを与えた後、再び
保持電圧V0を印加すると、高レベル信号電圧VHは高レベ
ル規定電圧V2よりも電位が高いので、エミッタ電流特性
曲線CEと負荷線LRHとの交点S4を通る経路l1-2（第４図
中の二点鎖線で示す）を経て安定点S2に到り、この安定
点S2の状態が保持される。このときの出力信号VOUTは低
レベル信号VOUTL（＝V0−VS2）となっている。
めの信号波形図であり、同図（ａ）は入力信号を示し、
同図（ｂ）は出力信号を示すものである。前述したよう
にして設定された保持電圧V0,低レベル信号電圧VLおよ
び高レベル信号電圧VHを使用することにより、第２図の
基本セルに安定した２つの異なる動作状態を選択的に保
持させることができる。例えば、基本セルが安定点S1の
状態で保持電圧V0が印加されているとき、出力信号VOUT
は高レベル信号VOUTH（＝V0−VS1）となっているが、入
力信号VINとして高レベル信号電圧VHを与えた後、再び
保持電圧V0を印加すると、高レベル信号電圧VHは高レベ
ル規定電圧V2よりも電位が高いので、エミッタ電流特性
曲線CEと負荷線LRHとの交点S4を通る経路l1-2（第４図
中の二点鎖線で示す）を経て安定点S2に到り、この安定
点S2の状態が保持される。このときの出力信号VOUTは低
レベル信号VOUTL（＝V0−VS2）となっている。
また、例えば、基本セルが安定点S2の状態で保持電圧
V0が印加されているとき、出力信号VOUTは低レベル信号
VOUTLとなっているが、入力信号VINとして低レベル信号
電圧VLを与えた後、再び保持電圧V0を印加すると、低レ
ベル信号電圧VLは低レベル規定電圧V1よりも電位が低い
ので、エミッタ電流特性曲線CEと負荷線LRHとの交点S5
を通る経路l2-2（第４図中の二点鎖線で示す）を経て安
定点S1に到り、この安定点S1の状態が保持される。この
ときの出力信号VOUTは高レベル信号VOUTHとなってい
る。
V0が印加されているとき、出力信号VOUTは低レベル信号
VOUTLとなっているが、入力信号VINとして低レベル信号
電圧VLを与えた後、再び保持電圧V0を印加すると、低レ
ベル信号電圧VLは低レベル規定電圧V1よりも電位が低い
ので、エミッタ電流特性曲線CEと負荷線LRHとの交点S5
を通る経路l2-2（第４図中の二点鎖線で示す）を経て安
定点S1に到り、この安定点S1の状態が保持される。この
ときの出力信号VOUTは高レベル信号VOUTHとなってい
る。
以上のように、保持電圧V0に維持された入力信号VIN
を、高レベル信号電圧VHまたは低レベル信号電圧VLとし
た後、再び、保持電圧V0に戻すことによって、すなわ
ち、保持電圧V0に維持された入力信号VINに対して高レ
ベル信号電圧VHまたは低レベル信号電圧VLのパルスを与
えることによって、エミッタ電流特性曲線CEと負荷線L
R0とが交差する２つの安定点S1およびS2の状態で選択的
に保持することができる。このとき、基本セルの出力信
号VOUTは、安定点S1の状態が保持されているとき高レベ
ル信号VOUTHとなり、安定点S2の状態が保持されている
とき低レベル信号VOUTLとなる。従って、入力信号VINに
対して高レベル信号電圧VHのパルスが与えられると、低
レベル信号VOUTLが継続的に出力され、また、入力信号V
INに対して低レベル信号電圧VLのパルスが与えられる
と、高レベル信号VOUTHが継続的に出力されることにな
り、これら２つの異なる出力信号によりデータの保持を
行うことができる。また、これらの出力信号VOUTHおよ
びVOUTLは、入力信号VINを反転したものとなっており、
この基本セルにより記憶機能を有するインバータ等の論
理回路を構成することもでき、応用範囲を増大すること
ができる。さらに、本実施例の半導体記憶装置は、エミ
ッタから出力を取り出すようになされているが、この出
力信号はトランジスタ１が有するＮ字型特性のために所
定のゲインを持つことになり、その結果、本実施例の半
導体記憶装置は直接次段の回路に接続することができ
る。
を、高レベル信号電圧VHまたは低レベル信号電圧VLとし
た後、再び、保持電圧V0に戻すことによって、すなわ
ち、保持電圧V0に維持された入力信号VINに対して高レ
ベル信号電圧VHまたは低レベル信号電圧VLのパルスを与
えることによって、エミッタ電流特性曲線CEと負荷線L
R0とが交差する２つの安定点S1およびS2の状態で選択的
に保持することができる。このとき、基本セルの出力信
号VOUTは、安定点S1の状態が保持されているとき高レベ
ル信号VOUTHとなり、安定点S2の状態が保持されている
とき低レベル信号VOUTLとなる。従って、入力信号VINに
対して高レベル信号電圧VHのパルスが与えられると、低
レベル信号VOUTLが継続的に出力され、また、入力信号V
INに対して低レベル信号電圧VLのパルスが与えられる
と、高レベル信号VOUTHが継続的に出力されることにな
り、これら２つの異なる出力信号によりデータの保持を
行うことができる。また、これらの出力信号VOUTHおよ
びVOUTLは、入力信号VINを反転したものとなっており、
この基本セルにより記憶機能を有するインバータ等の論
理回路を構成することもでき、応用範囲を増大すること
ができる。さらに、本実施例の半導体記憶装置は、エミ
ッタから出力を取り出すようになされているが、この出
力信号はトランジスタ１が有するＮ字型特性のために所
定のゲインを持つことになり、その結果、本実施例の半
導体記憶装置は直接次段の回路に接続することができ
る。
第６図は本発明の半導体記憶装置の他の実施例を示す
回路図である。また、第７図は第６図の半導体記憶装置
の動作を説明するための信号波形図であり、同図（ａ）
は入力信号を示し、同図（ｂ）は出力信号を示すもので
ある。第６図に示される半導体記憶装置は、RTT1のエミ
ッタ12と低電位電源VEEとの間に抵抗器21を挿入し、エ
ミッタ12と抵抗器21との接続個所から第１の出力信号V
OUT1を取り出し、さらに、高電位電源VCCとRTT1のコレ
クタ11との間に抵抗器22を挿入し、コレクタ11と抵抗器
22との接続個所から第２の出力信号VOUT2を取り出すよ
うに構成したものである。ここで、第７図に示されるよ
うに、第１の出力信号VOUT1と第２の出力信号VOUT2とは
それぞれの高レベル出力と低レベル出力が反転してお
り、反転した２つの出力信号を必要とする場合に好適な
ものであり、これら反転した２つの出力信号を利用する
ことにより誤動作を低減することができる。また、２つ
の出力信号VOUT1およびVOUT2の差電圧を利用すればより
一層大きな電位差を有する高レベル信号電圧VOUTHHおよ
び低レベル信号電圧VOUTLLを得ることができる。
回路図である。また、第７図は第６図の半導体記憶装置
の動作を説明するための信号波形図であり、同図（ａ）
は入力信号を示し、同図（ｂ）は出力信号を示すもので
ある。第６図に示される半導体記憶装置は、RTT1のエミ
ッタ12と低電位電源VEEとの間に抵抗器21を挿入し、エ
ミッタ12と抵抗器21との接続個所から第１の出力信号V
OUT1を取り出し、さらに、高電位電源VCCとRTT1のコレ
クタ11との間に抵抗器22を挿入し、コレクタ11と抵抗器
22との接続個所から第２の出力信号VOUT2を取り出すよ
うに構成したものである。ここで、第７図に示されるよ
うに、第１の出力信号VOUT1と第２の出力信号VOUT2とは
それぞれの高レベル出力と低レベル出力が反転してお
り、反転した２つの出力信号を必要とする場合に好適な
ものであり、これら反転した２つの出力信号を利用する
ことにより誤動作を低減することができる。また、２つ
の出力信号VOUT1およびVOUT2の差電圧を利用すればより
一層大きな電位差を有する高レベル信号電圧VOUTHHおよ
び低レベル信号電圧VOUTLLを得ることができる。
以上、詳述したように、本発明の半導体記憶装置は、
例えば、従来のSRAMに比して、高速動作が可能なRTT素
子および抵抗器を使用しているため、高速動作を行うこ
とができると共に、集積度を一層向上させることができ
る。また、従来のRTTを使用した半導体記憶装置に比し
て、RTT素子の電流利得を故意に低下させるようにして
製造する必要がないため、設計自由度が高く、また、RT
Tの有する高速動作を十分に発揮させることができる。
さらに、本発明の半導体記憶装置は、コレクタ電流が負
性微分特性を有するRTTを使用したエクスクルーシブNOR
素子を同一基板に対して同時に形成することができる。
例えば、従来のSRAMに比して、高速動作が可能なRTT素
子および抵抗器を使用しているため、高速動作を行うこ
とができると共に、集積度を一層向上させることができ
る。また、従来のRTTを使用した半導体記憶装置に比し
て、RTT素子の電流利得を故意に低下させるようにして
製造する必要がないため、設計自由度が高く、また、RT
Tの有する高速動作を十分に発揮させることができる。
さらに、本発明の半導体記憶装置は、コレクタ電流が負
性微分特性を有するRTTを使用したエクスクルーシブNOR
素子を同一基板に対して同時に形成することができる。
以上において、本発明の半導体記憶装置に使用するト
ランジスタはRHETとして説明されているが、RHETの他
に、エミッタ電流が負性微分特性を有するRBTおよびソ
ース電流が負性微分特性を有するFET等の共鳴トンネリ
ング障壁をキャリアの注入源とし、エミッタ電流または
ソース電流が負性微分特性を有するRTTを使用すること
ができる。さらに、本発明の半導体記憶装置に使用する
トランジスタは、RTT以外にもエミッタ電流またはソー
ス電流が負性微分特性を有するものであればよいのはい
うまでもない。
ランジスタはRHETとして説明されているが、RHETの他
に、エミッタ電流が負性微分特性を有するRBTおよびソ
ース電流が負性微分特性を有するFET等の共鳴トンネリ
ング障壁をキャリアの注入源とし、エミッタ電流または
ソース電流が負性微分特性を有するRTTを使用すること
ができる。さらに、本発明の半導体記憶装置に使用する
トランジスタは、RTT以外にもエミッタ電流またはソー
ス電流が負性微分特性を有するものであればよいのはい
うまでもない。
〔発明の効果〕 以上、詳述したように、本発明に係る半導体記憶装置
は、エミッタ電流またはソース電流が負性微分特性を有
するトランジスタおよび抵抗手段を使用することによっ
て、少ない素子数および一層単純化された構成で高速動
作および大集積化することができ、且つ、設計自由度を
高くすることができる。
は、エミッタ電流またはソース電流が負性微分特性を有
するトランジスタおよび抵抗手段を使用することによっ
て、少ない素子数および一層単純化された構成で高速動
作および大集積化することができ、且つ、設計自由度を
高くすることができる。
第１図は本発明に係る半導体記憶装置の原理を示すブロ
ック回路図、 第２図は本発明の半導体記憶装置の一実施例を示す回路
図、 第３図は第２図の半導体記憶装置に使用する共鳴トンネ
リング・ホットエレクトロン・トランジスタの特性を示
す図、 第４図は第２図の半導体記憶装置の動作を説明するため
の図、 第５図は第４図の半導体記憶装置の動作を説明するため
の信号波形図、 第６図は本発明の半導体記憶装置の他の実施例を示す回
路図、 第７図は第６図の半導体記憶装置の動作を説明するため
の信号波形図、 第８図は従来の半導体記憶装置の一例の原理を示す回路
図、 第９図は第８図の半導体記憶装置の動作を説明するため
の図である。 （符号の説明） １……トランジスタ、 ２……抵抗手段、 11……コレクタまたはドレイン、 12……エミッタまたはソース、 13……コレクタまたはゲート、 21……第１の抵抗手段、 22……第２の抵抗手段、 Ｒ……抵抗値、 VCC……第１の電源電圧、 VEE……第２の電源電圧、 VIN……入力信号、 VOUT……出力信号、 VOUT1……第１の出力信号、 VOUT2……第２の出力信号。
ック回路図、 第２図は本発明の半導体記憶装置の一実施例を示す回路
図、 第３図は第２図の半導体記憶装置に使用する共鳴トンネ
リング・ホットエレクトロン・トランジスタの特性を示
す図、 第４図は第２図の半導体記憶装置の動作を説明するため
の図、 第５図は第４図の半導体記憶装置の動作を説明するため
の信号波形図、 第６図は本発明の半導体記憶装置の他の実施例を示す回
路図、 第７図は第６図の半導体記憶装置の動作を説明するため
の信号波形図、 第８図は従来の半導体記憶装置の一例の原理を示す回路
図、 第９図は第８図の半導体記憶装置の動作を説明するため
の図である。 （符号の説明） １……トランジスタ、 ２……抵抗手段、 11……コレクタまたはドレイン、 12……エミッタまたはソース、 13……コレクタまたはゲート、 21……第１の抵抗手段、 22……第２の抵抗手段、 Ｒ……抵抗値、 VCC……第１の電源電圧、 VEE……第２の電源電圧、 VIN……入力信号、 VOUT……出力信号、 VOUT1……第１の出力信号、 VOUT2……第２の出力信号。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/11 29/73
Claims (2)
- 【請求項１】トランジスタ（１）と、抵抗手段（２）と
を具備する半導体記憶装置であって、 前記トランジスタはエミッタ電流またはソース電流が負
性微分特性を有し、 該トランジスタのコレクタまたはドレイン（11）には第
１の電源電圧（VCC）を印加し、 該トランジスタのエミッタまたはソース（12）には前記
抵抗手段を介して第２の電源電圧（VEE）を印加し、そ
して、 該トランジスタのベースまたはゲート（13）には２つの
異なる動作状態を選択的に保持する入力信号（VIN）を
供給し、前記エミッタまたはソースと前記抵抗手段との
接続個所から出力信号（VOUT）を取り出すようにしたこ
とを特徴とする半導体記憶装置。 - 【請求項２】トランジスタ（１）と、第１および第２の
抵抗手段（21,22）とを具備する半導体記憶装置であっ
て、 前記トランジスタはエミッタ電流またはソース電流が負
性微分特性を有し、 該トランジスタのコレクタまたはドレイン（11）には前
記第１の抵抗手段を介して第１の電源電圧（VCC）を印
加し、 該トランジスタのエミッタまたはソース（12）には前記
第２の抵抗手段を介して第２の電源電圧（VEE）を印加
し、そして、 該トランジスタのベースまたはゲート（13）には２つの
異なる動作状態を選択的に保持する入力信号（VIN）を
供給し、前記エミッタまたはソースと前記第１の抵抗手
段との接続個所および前記コレクタまたはドレインと前
記第２の抵抗手段との接続個所からそれぞれ第１および
第２の出力信号（VOUT1,VOUT2）を取り出すようにした
ことを特徴とする半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63179156A JP2588590B2 (ja) | 1988-07-20 | 1988-07-20 | 半導体記憶装置 |
| US07/381,768 US5023836A (en) | 1988-07-20 | 1989-07-18 | Semiconductor memory device |
| DE68918367T DE68918367T2 (de) | 1988-07-20 | 1989-07-20 | Halbleiterspeicheranordnung. |
| EP89402068A EP0352193B1 (en) | 1988-07-20 | 1989-07-20 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63179156A JP2588590B2 (ja) | 1988-07-20 | 1988-07-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0230178A JPH0230178A (ja) | 1990-01-31 |
| JP2588590B2 true JP2588590B2 (ja) | 1997-03-05 |
Family
ID=16060927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63179156A Expired - Fee Related JP2588590B2 (ja) | 1988-07-20 | 1988-07-20 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5023836A (ja) |
| EP (1) | EP0352193B1 (ja) |
| JP (1) | JP2588590B2 (ja) |
| DE (1) | DE68918367T2 (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100304813B1 (ko) * | 1992-12-28 | 2001-11-22 | 사와무라 시코 | 부성저항회로와이를사용한슈미트트리거회로 |
| JP2986057B2 (ja) * | 1995-02-22 | 1999-12-06 | インターナショナル・ビジネス・マシーンズ・コーポレイション | メモリセル |
| KR19980041071A (ko) * | 1996-11-30 | 1998-08-17 | 구자홍 | 헤테로정션 바이폴라 트랜지스터 |
| US6559470B2 (en) | 2000-06-22 | 2003-05-06 | Progressed Technologies, Inc. | Negative differential resistance field effect transistor (NDR-FET) and circuits using the same |
| US6724655B2 (en) | 2000-06-22 | 2004-04-20 | Progressant Technologies, Inc. | Memory cell using negative differential resistance field effect transistors |
| US6594193B2 (en) | 2000-06-22 | 2003-07-15 | Progressent Technologies, Inc. | Charge pump for negative differential resistance transistor |
| US7453083B2 (en) * | 2001-12-21 | 2008-11-18 | Synopsys, Inc. | Negative differential resistance field effect transistor for implementing a pull up element in a memory cell |
| US6933548B1 (en) | 2001-12-21 | 2005-08-23 | Synopsys, Inc. | Negative differential resistance load element |
| US7095659B2 (en) * | 2002-06-28 | 2006-08-22 | Progressant Technologies, Inc. | Variable voltage supply bias and methods for negative differential resistance (NDR) based memory device |
| US6567292B1 (en) | 2002-06-28 | 2003-05-20 | Progressant Technologies, Inc. | Negative differential resistance (NDR) element and memory with reduced soft error rate |
| US6864104B2 (en) * | 2002-06-28 | 2005-03-08 | Progressant Technologies, Inc. | Silicon on insulator (SOI) negative differential resistance (NDR) based memory device with reduced body effects |
| US6795337B2 (en) * | 2002-06-28 | 2004-09-21 | Progressant Technologies, Inc. | Negative differential resistance (NDR) elements and memory device using the same |
| US6912151B2 (en) * | 2002-06-28 | 2005-06-28 | Synopsys, Inc. | Negative differential resistance (NDR) based memory device with reduced body effects |
| US7098472B2 (en) * | 2002-06-28 | 2006-08-29 | Progressant Technologies, Inc. | Negative differential resistance (NDR) elements and memory device using the same |
| US6847562B2 (en) * | 2002-06-28 | 2005-01-25 | Progressant Technologies, Inc. | Enhanced read and write methods for negative differential resistance (NDR) based memory device |
| US6853035B1 (en) * | 2002-06-28 | 2005-02-08 | Synopsys, Inc. | Negative differential resistance (NDR) memory device with reduced soft error rate |
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| US6849483B2 (en) * | 2002-12-09 | 2005-02-01 | Progressant Technologies, Inc. | Charge trapping device and method of forming the same |
| US6979580B2 (en) * | 2002-12-09 | 2005-12-27 | Progressant Technologies, Inc. | Process for controlling performance characteristics of a negative differential resistance (NDR) device |
| US7012833B2 (en) * | 2002-12-09 | 2006-03-14 | Progressant Technologies, Inc. | Integrated circuit having negative differential resistance (NDR) devices with varied peak-to-valley ratios (PVRs) |
| US6806117B2 (en) * | 2002-12-09 | 2004-10-19 | Progressant Technologies, Inc. | Methods of testing/stressing a charge trapping device |
| US6980467B2 (en) * | 2002-12-09 | 2005-12-27 | Progressant Technologies, Inc. | Method of forming a negative differential resistance device |
| US7005711B2 (en) * | 2002-12-20 | 2006-02-28 | Progressant Technologies, Inc. | N-channel pull-up element and logic circuit |
| US8525553B1 (en) | 2012-04-30 | 2013-09-03 | Hewlett-Packard Development Company, L.P. | Negative differential resistance comparator circuits |
| EP2994826B1 (en) * | 2013-05-07 | 2019-08-07 | Psigenics Corporation | Acquisition and assessment of classically non-inferable information |
| US9547476B2 (en) | 2014-10-15 | 2017-01-17 | The United States Of America, As Represented By The Secretary Of The Army | Semiconductor-junction-derived random number generation with triggering mechanism |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3222542A (en) * | 1962-03-01 | 1965-12-07 | Rca Corp | Threshold circuit employing negative resistance diode and device having particular volt-ampere characteristic |
| JPS6284621A (ja) * | 1985-10-09 | 1987-04-18 | Fujitsu Ltd | ３値論理回路 |
| EP0225698B1 (en) * | 1985-10-12 | 1990-08-01 | Fujitsu Limited | Logic circuitry |
| JPS62181468A (ja) * | 1985-10-12 | 1987-08-08 | Fujitsu Ltd | 共鳴トンネリング・トランジスタで構成されたフリツプ・フロツプ |
| JPS6323357A (ja) * | 1986-06-14 | 1988-01-30 | Agency Of Ind Science & Technol | 半導体記憶装置 |
| JPS63269394A (ja) * | 1987-04-28 | 1988-11-07 | Fujitsu Ltd | 半導体記憶装置 |
-
1988
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