JPH02105455A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH02105455A JPH02105455A JP63258665A JP25866588A JPH02105455A JP H02105455 A JPH02105455 A JP H02105455A JP 63258665 A JP63258665 A JP 63258665A JP 25866588 A JP25866588 A JP 25866588A JP H02105455 A JPH02105455 A JP H02105455A
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- Japan
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- collector
- transistor
- power supply
- constant potential
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 238000000034 method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に係り、特にECL(エミ
ッタ結合論理)インターフェース・デバイ−の10にタ
イプと100にタイプとの半導体記憶素子に関する。
ッタ結合論理)インターフェース・デバイ−の10にタ
イプと100にタイプとの半導体記憶素子に関する。
第6図に示すように、従来の100にタイプのECLイ
ンターフェース・デバイスは、S入力端子9.8入力端
子10を各々ベースに有する第1゜第2のトランジスタ
3,4からなる差動増幅器を設け、第1のトランジスタ
3のコレクタが抵抗5を介してVcc定電位源に接続さ
れ、第2のトランジスタ4のコレクタが抵抗6を介して
s VCC定電位源に接続され、第2のトランジスタ4
のコレクタがベースに接続された出力トランジスタ13
を設け、この出力トランジスタ13のエミッタが0出力
端子に接続され、コレクタがVCCA定電位源に接続さ
れる。
ンターフェース・デバイスは、S入力端子9.8入力端
子10を各々ベースに有する第1゜第2のトランジスタ
3,4からなる差動増幅器を設け、第1のトランジスタ
3のコレクタが抵抗5を介してVcc定電位源に接続さ
れ、第2のトランジスタ4のコレクタが抵抗6を介して
s VCC定電位源に接続され、第2のトランジスタ4
のコレクタがベースに接続された出力トランジスタ13
を設け、この出力トランジスタ13のエミッタが0出力
端子に接続され、コレクタがVCCA定電位源に接続さ
れる。
また、抵抗5,6は共通接続され、さらに第7図にも示
すように、デュアル・インライン・パッケージ11の端
のリード15に接続され、一方出力トランジスタ13の
コレクタ拡他の端のリード16に接続される6また、第
1.第2のトランジスタ3,4のコレクタ間には、互い
に逆極性に接続されたダイオード1.2の並列体と抵抗
12との直列体が接続される。この直列体は、10にタ
イプのECLインターフェース・デバイスでは除去され
る。
すように、デュアル・インライン・パッケージ11の端
のリード15に接続され、一方出力トランジスタ13の
コレクタ拡他の端のリード16に接続される6また、第
1.第2のトランジスタ3,4のコレクタ間には、互い
に逆極性に接続されたダイオード1.2の並列体と抵抗
12との直列体が接続される。この直列体は、10にタ
イプのECLインターフェース・デバイスでは除去され
る。
以上水したように、ECLインターフェース・デバイス
には、10にタイプと1ooKタイプとがある。双方を
外部から識別する場合、双方のビンコネタシ1ンが異な
る時は容易であるが、10にと100にとで同じ場合に
は判別が困難である。しかしながら10 タイプの出力
レベルは、温度に対して傾きをもっているが1 100
にタイプは温度補償回路があるため、第8図、第9図に
示すように。
には、10にタイプと1ooKタイプとがある。双方を
外部から識別する場合、双方のビンコネタシ1ンが異な
る時は容易であるが、10にと100にとで同じ場合に
は判別が困難である。しかしながら10 タイプの出力
レベルは、温度に対して傾きをもっているが1 100
にタイプは温度補償回路があるため、第8図、第9図に
示すように。
温度に対してほぼフラットな出力特性を示す。
第8図において、出力レベルのうち高位(high)側
の温度特性が示されている。10にタイプ(電源電圧−
5,2■で使用されるタイプ)は点線で示され、温度特
性を有するが、100にタイプ(電源電圧4.5■で使
用されるタイプ)は実線で示され、温度特性がは譬一定
である。
の温度特性が示されている。10にタイプ(電源電圧−
5,2■で使用されるタイプ)は点線で示され、温度特
性を有するが、100にタイプ(電源電圧4.5■で使
用されるタイプ)は実線で示され、温度特性がは譬一定
である。
第9図において、出力レベルのうち低位(+ow)側の
温度特性が示されておシ、同様に100にタイプは温度
特性がはソ一定である。この特性を利用して、出力レベ
ルの温度特性をしらべ、10にと100にとを外部から
識別することができる。
温度特性が示されておシ、同様に100にタイプは温度
特性がはソ一定である。この特性を利用して、出力レベ
ルの温度特性をしらべ、10にと100にとを外部から
識別することができる。
前述した従来の方法では、出力レベルの温度特性をひと
つひとつとらなければならないので、非常に手間がかか
るし、また製品の製造バラツキや、測定系の不具合によ
っては温度特性からだけでは。
つひとつとらなければならないので、非常に手間がかか
るし、また製品の製造バラツキや、測定系の不具合によ
っては温度特性からだけでは。
判断しがたいという欠点もある。
本発明の目的は、前記欠点が解決され、温度特性を測定
せずとも、タイプの識別ができるようにした半導体集積
回路装置を提供することにある。
せずとも、タイプの識別ができるようにした半導体集積
回路装置を提供することにある。
本発明の構成は、第1.第2のトランジスタを備えた差
動増幅回路を設け、前記第1のトランジスタのコレクタ
が第1の抵抗を介して第1の定電位源に接続され、前記
第2のトランジスタのコレクタが第2の抵抗を介して第
2の定電位源に接続され、前記第1又は第2のトランジ
スタのコレクタにベースが接続された出力トランジスタ
を設け、前記出力トランジスタのコレクタが前記第2の
定電位源に接続されていることを特徴とする。
動増幅回路を設け、前記第1のトランジスタのコレクタ
が第1の抵抗を介して第1の定電位源に接続され、前記
第2のトランジスタのコレクタが第2の抵抗を介して第
2の定電位源に接続され、前記第1又は第2のトランジ
スタのコレクタにベースが接続された出力トランジスタ
を設け、前記出力トランジスタのコレクタが前記第2の
定電位源に接続されていることを特徴とする。
次に本発明について図面を参照して説明する。
第1図は本発明の一実施例の半導体集積回路装置を示す
回路図、第2図は第1図の半導体素子を内蔵したパッケ
ージを示す上面図である。これら図において、本発明の
一実施例の半導体集積回路装置が従来例と異なる点は、
出力トランジスタ130ベースに接続している抵抗6を
つる最高電位VccllE源と出力トランジスタ13の
コレクタをつるVCCA電源とが電気的にショートされ
、もう−方の抵抗5をつるvcc 2電源とは電気的に
分離されている点である。さらにs VCCA電源とシ
ョートされたVCCl電源と、VCC!電源とは、第2
図に示すように、パッケージ上でも別々のり−ド7゜8
に接続されている。即ちs VCC2電源はパッケージ
11のリード7に接続され、VCCI+VCCA電源は
共に、パッケージ11のリード8に接続される。
回路図、第2図は第1図の半導体素子を内蔵したパッケ
ージを示す上面図である。これら図において、本発明の
一実施例の半導体集積回路装置が従来例と異なる点は、
出力トランジスタ130ベースに接続している抵抗6を
つる最高電位VccllE源と出力トランジスタ13の
コレクタをつるVCCA電源とが電気的にショートされ
、もう−方の抵抗5をつるvcc 2電源とは電気的に
分離されている点である。さらにs VCCA電源とシ
ョートされたVCCl電源と、VCC!電源とは、第2
図に示すように、パッケージ上でも別々のり−ド7゜8
に接続されている。即ちs VCC2電源はパッケージ
11のリード7に接続され、VCCI+VCCA電源は
共に、パッケージ11のリード8に接続される。
この構成では、vcc2電源電圧と出力ビン(リード)
との間の電圧−電流特性を、リード7とリード8との間
に測定器を接続して測定ができる。第5図に示すように
、VCC2電源と、出力トランジスタ13のエミッタ(
出力PIN)とのV−I特性を測定してみれば、100
にタイプのときはダイオード2を介して% 2段分の順
方向電圧2Vfで電流が流れだす。一方、10にタイプ
のときはダイオード2がないため、ダイオード1がブレ
ークダウンするまで電流は流れない。このことによって
、外部から10にタイプと100にタイプとの識別が可
能となる。
との間の電圧−電流特性を、リード7とリード8との間
に測定器を接続して測定ができる。第5図に示すように
、VCC2電源と、出力トランジスタ13のエミッタ(
出力PIN)とのV−I特性を測定してみれば、100
にタイプのときはダイオード2を介して% 2段分の順
方向電圧2Vfで電流が流れだす。一方、10にタイプ
のときはダイオード2がないため、ダイオード1がブレ
ークダウンするまで電流は流れない。このことによって
、外部から10にタイプと100にタイプとの識別が可
能となる。
第3図は本発明の他の実施例の半導体集積回路装置を示
す回路図、第4図は第5図の半導体素子を内蔵したパッ
ケージを示す上面図である。これら図において、本実施
例は、出力トランジスタ13のベースとコレクタを別々
の最高電位源に接続している。即チ、ベースはトランジ
スタ3のコレクタに、コレクタはリード8に接続されて
おり、出力の影響が、出力のベースに伝達しない様にし
ている。これにより、出力の発振等の可能性はなくなる
。
す回路図、第4図は第5図の半導体素子を内蔵したパッ
ケージを示す上面図である。これら図において、本実施
例は、出力トランジスタ13のベースとコレクタを別々
の最高電位源に接続している。即チ、ベースはトランジ
スタ3のコレクタに、コレクタはリード8に接続されて
おり、出力の影響が、出力のベースに伝達しない様にし
ている。これにより、出力の発振等の可能性はなくなる
。
本実施例も、最高電位PINと出力PINとのV−I特
性を見ることで、10にタイプと100にタイプとの識
別ができる。
性を見ることで、10にタイプと100にタイプとの識
別ができる。
以上説明したように、本発明は、外部よりVccPIN
と出力PINとの間のV−I%性をみることKよシ、1
0にと100にとの識別が可能となる効果がある。
と出力PINとの間のV−I%性をみることKよシ、1
0にと100にとの識別が可能となる効果がある。
積回路装置を示す回路図、第7図は第6図の装置を内蔵
したパッケージを示す上面図、第8図は従来の半導体集
積回路装置の出力レベル(高位)の温度特性を示す特性
図、第9図は従来の半導体集積回路装置の出力レベル(
低位)の温度特性を示す特性図である。
したパッケージを示す上面図、第8図は従来の半導体集
積回路装置の出力レベル(高位)の温度特性を示す特性
図、第9図は従来の半導体集積回路装置の出力レベル(
低位)の温度特性を示す特性図である。
1.2・・・ダイオード、3,4.13・・・トランジ
スタ、5,6.12・・・抵抗、7,8・・・リード、
9,10・・・入力端子、11・・・パッケージ、14
・・・出力端子。
スタ、5,6.12・・・抵抗、7,8・・・リード、
9,10・・・入力端子、11・・・パッケージ、14
・・・出力端子。
ζ
Claims (1)
- 第1、第2のトランジスタを備えた差動増幅回路を設け
、前記第1のトランジスタのコレクターが第1の抵抗を
介して第1の定電位源に接続され、前記第2のトランジ
スタのコレクタが第2の抵抗を介して第2の定電位源に
接続され、前記第1又は第2のトランジスタのコレクタ
にベースが接続された出力トランジスタを設け、前記出
力トランジスタのコレクタが前記第2の定電位源に接続
されていることを特徴とする半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63258665A JP2705142B2 (ja) | 1988-10-13 | 1988-10-13 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63258665A JP2705142B2 (ja) | 1988-10-13 | 1988-10-13 | 半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02105455A true JPH02105455A (ja) | 1990-04-18 |
JP2705142B2 JP2705142B2 (ja) | 1998-01-26 |
Family
ID=17323400
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63258665A Expired - Lifetime JP2705142B2 (ja) | 1988-10-13 | 1988-10-13 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2705142B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0428088A (ja) * | 1990-05-23 | 1992-01-30 | Samsung Electron Co Ltd | 半導体集積回路チップ |
-
1988
- 1988-10-13 JP JP63258665A patent/JP2705142B2/ja not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0428088A (ja) * | 1990-05-23 | 1992-01-30 | Samsung Electron Co Ltd | 半導体集積回路チップ |
Also Published As
Publication number | Publication date |
---|---|
JP2705142B2 (ja) | 1998-01-26 |
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