JPH05308275A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH05308275A JPH05308275A JP4136230A JP13623092A JPH05308275A JP H05308275 A JPH05308275 A JP H05308275A JP 4136230 A JP4136230 A JP 4136230A JP 13623092 A JP13623092 A JP 13623092A JP H05308275 A JPH05308275 A JP H05308275A
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- circuit
- current
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Abstract
(57)【要約】
【目的】 本発明の目的はＭＯＳトランジスタとバイポ
ーラトランジスタが混在するＢｉ−ＣＭＯＳ回路におい
てＣＭＯＳ論理回路の電源電流を測定しＭＯＳトランジ
スタの良否を判定することである。 【構成】 Ｂｉ−ＣＭＯＳ回路において、ＭＯＳトラン
ジスタからなるＣＭＯＳ論理回路１１の電源は第１の電
源ＶＳＳ１に接続され、バイポーラトランジスタを用い
た電流増幅回路１２の電源は第２の電源ＶＳＳ２に接続
されている。 【効果】 ＣＭＯＳ論理回路１１を構成するＭＯＳトラ
ンジスタＭ１１，Ｍ１２の電源電流を測定することが可
能となり、ＭＯＳトランジスタＭ１１，Ｍ１２の良否を
判定できる。
ーラトランジスタが混在するＢｉ−ＣＭＯＳ回路におい
てＣＭＯＳ論理回路の電源電流を測定しＭＯＳトランジ
スタの良否を判定することである。 【構成】 Ｂｉ−ＣＭＯＳ回路において、ＭＯＳトラン
ジスタからなるＣＭＯＳ論理回路１１の電源は第１の電
源ＶＳＳ１に接続され、バイポーラトランジスタを用い
た電流増幅回路１２の電源は第２の電源ＶＳＳ２に接続
されている。 【効果】 ＣＭＯＳ論理回路１１を構成するＭＯＳトラ
ンジスタＭ１１，Ｍ１２の電源電流を測定することが可
能となり、ＭＯＳトランジスタＭ１１，Ｍ１２の良否を
判定できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にＢｉ−ＣＭＯＳ半導体集積回路に関する。
特にＢｉ−ＣＭＯＳ半導体集積回路に関する。
【０００２】
【従来の技術】従来のＢｉ−ＣＭＯＳ構成の論理回路
は、ＣＭＯＳ論理回路の出力をバイポーラトランジスタ
に供給する構成であり、ＣＭＯＳ論理回路の電源と電流
増幅回路の電源は接続され、ＣＭＯＳ論理回路の接地線
（以下、ＧＮＤ）と電流増幅回路のＧＮＤも接続されて
いた。
は、ＣＭＯＳ論理回路の出力をバイポーラトランジスタ
に供給する構成であり、ＣＭＯＳ論理回路の電源と電流
増幅回路の電源は接続され、ＣＭＯＳ論理回路の接地線
（以下、ＧＮＤ）と電流増幅回路のＧＮＤも接続されて
いた。
【０００３】従来のＥＣＬ型１０Ｋ出力バッファ回路の
回路例を図３に示す。ＭＯＳトランジスタＭ３１，Ｍ３
２はＣＭＯＳ論理回路３１を構成しており、ＭＯＳトラ
ンジスタＭ３３，Ｍ３４とバイポーラトランジスタＱ３
１〜Ｑ３８とダイオードＤ３１，Ｄ３２と抵抗Ｒ３１〜
Ｒ４０は電流増幅回路３２を構成している。
回路例を図３に示す。ＭＯＳトランジスタＭ３１，Ｍ３
２はＣＭＯＳ論理回路３１を構成しており、ＭＯＳトラ
ンジスタＭ３３，Ｍ３４とバイポーラトランジスタＱ３
１〜Ｑ３８とダイオードＤ３１，Ｄ３２と抵抗Ｒ３１〜
Ｒ４０は電流増幅回路３２を構成している。
【０００４】ＣＭＯＳ論理回路３１の電源ＶＳＳと電流
増幅回路３２の電源ＶＳＳは共通に接続され、ＣＭＯＳ
論理回路３１のＧＮＤと電流増幅回路３２のＧＮＤも共
通に接続されている。
増幅回路３２の電源ＶＳＳは共通に接続され、ＣＭＯＳ
論理回路３１のＧＮＤと電流増幅回路３２のＧＮＤも共
通に接続されている。
【０００５】このようにＣＭＯＳ論理回路３１と電流増
幅回路３２の電源ＶＳＳ及びＣＭＯＳ論理回路３１と電
流増幅回路３２のＧＮＤがそれぞれ共通に接続されてい
るので、ＣＭＯＳ論理回路３１の電源電流、電流増幅回
路３２の電源電流は共に電源ＶＳＳ、ＧＮＤ間を流れる
ことになる。なお、ＶｒｅｆとＶｃｓｏは第１及び第２
の基準電源端子を示している。
幅回路３２の電源ＶＳＳ及びＣＭＯＳ論理回路３１と電
流増幅回路３２のＧＮＤがそれぞれ共通に接続されてい
るので、ＣＭＯＳ論理回路３１の電源電流、電流増幅回
路３２の電源電流は共に電源ＶＳＳ、ＧＮＤ間を流れる
ことになる。なお、ＶｒｅｆとＶｃｓｏは第１及び第２
の基準電源端子を示している。
【０００６】
【発明が解決しようとする課題】一般にトランジスタ、
抵抗等各素子の良否判定は回路が動作していないときの
電源電流を用いて行われ、ＭＯＳトランジスタとバイポ
ーラトランジスタの判定方法は異なっている。
抵抗等各素子の良否判定は回路が動作していないときの
電源電流を用いて行われ、ＭＯＳトランジスタとバイポ
ーラトランジスタの判定方法は異なっている。
【０００７】ＭＯＳトランジスタの良否判定には電源端
子ＶＳＳとＧＮＤ間に−７Ｖ程度を印加した時の電源端
子ＶＳＳとＧＮＤ間の電源電流を用いる。ＭＯＳトラン
ジスタが良品であるときは電源電流はわずか数μＡであ
る。
子ＶＳＳとＧＮＤ間に−７Ｖ程度を印加した時の電源端
子ＶＳＳとＧＮＤ間の電源電流を用いる。ＭＯＳトラン
ジスタが良品であるときは電源電流はわずか数μＡであ
る。
【０００８】一方、バイポーラトランジスタ、抵抗等の
良否判定には電源端子ＶＳＳ，ＧＮＤ間に−５．２Ｖを
印加したときの電源電流を用い、設計値と測定値との比
較で良否判定を行う。電流増幅回路の１回路当りの電源
電流は数ｍＡに設計されており、回路規模、回路状態に
より異なるが１チップ当りの電源電流は数十ｍＡとな
る。
良否判定には電源端子ＶＳＳ，ＧＮＤ間に−５．２Ｖを
印加したときの電源電流を用い、設計値と測定値との比
較で良否判定を行う。電流増幅回路の１回路当りの電源
電流は数ｍＡに設計されており、回路規模、回路状態に
より異なるが１チップ当りの電源電流は数十ｍＡとな
る。
【０００９】従来のＢｉ−ＣＭＯＳ回路では、ＣＭＯＳ
論理回路３１の電源端子ＶＳＳと電流増幅回路３２の電
源端子ＶＳＳが共通に接続され、ＣＭＯＳ論理回路３１
のＧＮＤと電流増幅回路３２のＧＮＤも共通に接続され
ているため、ＣＭＯＳ論理回路３１の電源電流測定時に
も電流増幅回路３２の電源電流が電源端子ＶＳＳとＧＮ
Ｄとの間に流れ、わずか数μＡのＣＭＯＳ論理回路３１
の電源電流が測定できないという問題があった。
論理回路３１の電源端子ＶＳＳと電流増幅回路３２の電
源端子ＶＳＳが共通に接続され、ＣＭＯＳ論理回路３１
のＧＮＤと電流増幅回路３２のＧＮＤも共通に接続され
ているため、ＣＭＯＳ論理回路３１の電源電流測定時に
も電流増幅回路３２の電源電流が電源端子ＶＳＳとＧＮ
Ｄとの間に流れ、わずか数μＡのＣＭＯＳ論理回路３１
の電源電流が測定できないという問題があった。
【００１０】
【課題を解決するための手段】本発明の要旨は、同一チ
ップ上に、直流的な貫通電流を防止したＣＭＯＳ論理回
路と、このＣＭＯＳ論理回路の出力を入力とするバイポ
ーラトランジスタを含む電流増幅回路とを集積した半導
体集積回路において、前記ＣＭＯＳ論理回路と前記電流
増幅回路とで論理回路を構成し、前記ＣＭＯＳ論理回路
の高電源及び低電源の一方の電源を第１の電源に接続
し、前記電源増幅回路の前記一方の電源を第１の電源か
ら電気的に分離された第２の電源に接続したことであ
る。
ップ上に、直流的な貫通電流を防止したＣＭＯＳ論理回
路と、このＣＭＯＳ論理回路の出力を入力とするバイポ
ーラトランジスタを含む電流増幅回路とを集積した半導
体集積回路において、前記ＣＭＯＳ論理回路と前記電流
増幅回路とで論理回路を構成し、前記ＣＭＯＳ論理回路
の高電源及び低電源の一方の電源を第１の電源に接続
し、前記電源増幅回路の前記一方の電源を第１の電源か
ら電気的に分離された第２の電源に接続したことであ
る。
【００１１】
【発明の作用】上記構成に係る半導体集積回路はＣＭＯ
Ｓ論理回路を流れる電流を第１の電源で測定でき、電源
増幅回路を流れる電流は第２の電源で測定できる。従っ
て、ＣＭＯＳ論理回路を流れる微小電流が測定でき、そ
の測定値からＣＭＯＳ論理回路を構成する回路素子の良
否を判定できる。
Ｓ論理回路を流れる電流を第１の電源で測定でき、電源
増幅回路を流れる電流は第２の電源で測定できる。従っ
て、ＣＭＯＳ論理回路を流れる微小電流が測定でき、そ
の測定値からＣＭＯＳ論理回路を構成する回路素子の良
否を判定できる。
【００１２】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１は本発明の第１実施例に係るＥＣＬ型１
０Ｋ出力回路の回路図である。Ｍ１１，Ｍ１２，Ｍ１３
及びＭ１４はＭＯＳトランジスタであり、Ｑ１１〜Ｑ１
８はバイポーラトランジスタ、Ｄ１１，Ｄ１２はダイオ
ード、Ｒ１１〜Ｒ２０は抵抗をそれぞれ示しており、こ
れらの構成素子はＣＭＯＳ論理回路１１と、電流増幅回
路１２とを構成している。Ｖｒｅｆは第１の基準電源端
子、Ｖｃｓｏは第２の基準電源端子、ＶＳＳ１は論理回
路１１に接続された第１の電源端子、ＶＳＳ２は電流増
幅回路１２に接続された第２の電源端子である。
説明する。図１は本発明の第１実施例に係るＥＣＬ型１
０Ｋ出力回路の回路図である。Ｍ１１，Ｍ１２，Ｍ１３
及びＭ１４はＭＯＳトランジスタであり、Ｑ１１〜Ｑ１
８はバイポーラトランジスタ、Ｄ１１，Ｄ１２はダイオ
ード、Ｒ１１〜Ｒ２０は抵抗をそれぞれ示しており、こ
れらの構成素子はＣＭＯＳ論理回路１１と、電流増幅回
路１２とを構成している。Ｖｒｅｆは第１の基準電源端
子、Ｖｃｓｏは第２の基準電源端子、ＶＳＳ１は論理回
路１１に接続された第１の電源端子、ＶＳＳ２は電流増
幅回路１２に接続された第２の電源端子である。
【００１３】本実施例ではＲ１３〜Ｒ１７，Ｄ１２及び
Ｑ１４〜Ｑ１６で構成されるＥＣＬ論理回路１２ａの電
源電流は５ｍＡ、Ｑ１２，Ｒ１２のレベルシフト回路１
２ｂとＱ１７，Ｒ１９のレベルシフト回路１２ｃの電源
電流はそれぞれ２ｍＡ、Ｑ１８，Ｒ２０の出力回路１２
ｄの電源電流は１３ｍＡに設計されている。
Ｑ１４〜Ｑ１６で構成されるＥＣＬ論理回路１２ａの電
源電流は５ｍＡ、Ｑ１２，Ｒ１２のレベルシフト回路１
２ｂとＱ１７，Ｒ１９のレベルシフト回路１２ｃの電源
電流はそれぞれ２ｍＡ、Ｑ１８，Ｒ２０の出力回路１２
ｄの電源電流は１３ｍＡに設計されている。
【００１４】本実施例のＥＣＬ型１０Ｋ出力回路で電源
電流を測定する場合について説明する。
電流を測定する場合について説明する。
【００１５】バイポーラトランジスタ，抵抗の良否判定
は第１の電源端子ＶＳＳ１、第２の電源端子ＶＳＳ２を
−５．２Ｖに設定し、第２の電源端子ＶＳＳ２ ＧＮＤ
間の電源電流を測定することにより行う。
は第１の電源端子ＶＳＳ１、第２の電源端子ＶＳＳ２を
−５．２Ｖに設定し、第２の電源端子ＶＳＳ２ ＧＮＤ
間の電源電流を測定することにより行う。
【００１６】ＭＯＳトランジスタの良否判定は第１の電
源端子ＶＳＳ１を−７．０Ｖ、第２の電源ＶＳＳ２端子
を−５．２Ｖに設定し第１の電源端子ＶＳＳ１ ＧＮＤ
間の電源電流を測定することにより行う。
源端子ＶＳＳ１を−７．０Ｖ、第２の電源ＶＳＳ２端子
を−５．２Ｖに設定し第１の電源端子ＶＳＳ１ ＧＮＤ
間の電源電流を測定することにより行う。
【００１７】この時ＥＣＬ論理回路１２ａ、レベルシフ
ト回路１２ｂ，１２ｃを含む電流増幅回路１２の電源電
流９ｍＡが第２の電源端子ＶＳＳ２とＧＮＤとの間に流
れるが、第２の電源端子ＶＳＳ２とは分離されている第
１の電源端子ＶＳＳ１にはＭ１１，Ｍ１２を通って流れ
るわずか数μＡの点源電流が流れるだけである。従って
ＣＭＯＳ論理回路の電源が接続される第１の電源端子Ｖ
ＳＳ１と、電流増幅回路の電源が接続される第２の電源
端子ＶＳＳ２とで別個に電流を測定することにより、Ｃ
ＭＯＳ論理回路の構成要素の良否を判定できる。
ト回路１２ｂ，１２ｃを含む電流増幅回路１２の電源電
流９ｍＡが第２の電源端子ＶＳＳ２とＧＮＤとの間に流
れるが、第２の電源端子ＶＳＳ２とは分離されている第
１の電源端子ＶＳＳ１にはＭ１１，Ｍ１２を通って流れ
るわずか数μＡの点源電流が流れるだけである。従って
ＣＭＯＳ論理回路の電源が接続される第１の電源端子Ｖ
ＳＳ１と、電流増幅回路の電源が接続される第２の電源
端子ＶＳＳ２とで別個に電流を測定することにより、Ｃ
ＭＯＳ論理回路の構成要素の良否を判定できる。
【００１８】本実施例ではＶＳＳ１とＶＳＳ２のように
２つの電源端子を備えたが１つの電源端子と２つのＧＮ
Ｄ端子としても同様に判定が可能である。
２つの電源端子を備えたが１つの電源端子と２つのＧＮ
Ｄ端子としても同様に判定が可能である。
【００１９】図２は本発明の第２実施例に係るチップ４
８の平面図である。出力回路４１，入力回路４２，論理
回路４３及びメモリー回路４４はＭＯＳトランジスタと
バイポーラトランジスタを複合して構成したＢｉ−ＣＭ
ＯＳ構成である。出力回路４１，入力回路４２，及び論
理回路４３は第１実施例の出力回路と同様にＣＭＯＳ論
理回路の電源を第１の電源端子ＶＳＳ１とし、電流増幅
回路の電源を第２の電源端子ＶＳＳ２としている。出力
回路４１，入力回路４２及び論理回路４３の第１の電源
端子ＶＳＳ１は第１の電源パッド４５に接続され、出力
回路４１，入力回路４２及び論理回路４３の第２の電源
端子ＶＳＳ２とメモリー回路４４の電源端子ＶＳＳは電
源パッド４６に接続され、各回路のＧＮＤ端子はＧＮＤ
パッド４７に接続されている。
８の平面図である。出力回路４１，入力回路４２，論理
回路４３及びメモリー回路４４はＭＯＳトランジスタと
バイポーラトランジスタを複合して構成したＢｉ−ＣＭ
ＯＳ構成である。出力回路４１，入力回路４２，及び論
理回路４３は第１実施例の出力回路と同様にＣＭＯＳ論
理回路の電源を第１の電源端子ＶＳＳ１とし、電流増幅
回路の電源を第２の電源端子ＶＳＳ２としている。出力
回路４１，入力回路４２及び論理回路４３の第１の電源
端子ＶＳＳ１は第１の電源パッド４５に接続され、出力
回路４１，入力回路４２及び論理回路４３の第２の電源
端子ＶＳＳ２とメモリー回路４４の電源端子ＶＳＳは電
源パッド４６に接続され、各回路のＧＮＤ端子はＧＮＤ
パッド４７に接続されている。
【００２０】出力回路４１の電源端子ＶＳＳ２に流れる
電源電流は９ｍＡ、入力回路４２，論理回路４３の電源
端子ＶＳＳ２に流れる電源電流は共に２ｍＡ、メモリー
回路の電源電流は５ｍＡに設計されている。チップ上の
回路数は入力回路３，出力回路３，論理回路３，メモリ
ー回路１である。
電源電流は９ｍＡ、入力回路４２，論理回路４３の電源
端子ＶＳＳ２に流れる電源電流は共に２ｍＡ、メモリー
回路の電源電流は５ｍＡに設計されている。チップ上の
回路数は入力回路３，出力回路３，論理回路３，メモリ
ー回路１である。
【００２１】本実施例では各回路の電源ＶＳＳ１，ＶＳ
Ｓ２及びＧＮＤがそれぞれ共通に接続されているので全
回路のＣＭＯＳ論理回路の電源電流と電源増幅回路の電
源電流を測定できる。
Ｓ２及びＧＮＤがそれぞれ共通に接続されているので全
回路のＣＭＯＳ論理回路の電源電流と電源増幅回路の電
源電流を測定できる。
【００２２】ＣＭＯＳ論理回路の電源電流を測定する場
合について説明する。ＭＯＳトランジスタの良否判定時
はパッド４５を−５．２Ｖに、パッド４６を−７．０Ｖ
に設定する。
合について説明する。ＭＯＳトランジスタの良否判定時
はパッド４５を−５．２Ｖに、パッド４６を−７．０Ｖ
に設定する。
【００２３】電源パッド４６とＧＮＤ間で出力回路４
１，入力回路４２及び論理回路４３の電流増幅回路と、
メモリー回路４４の電源電流ＩＤＤが測定できる。この
とき、良品ならばチップの電源電流ＩＤＤは、ＩＤＤ＝
（３＋３）×２ｍＡ＋３×９ｍＡ＋１０ｍＡ＝４９ｍＡ
となる。
１，入力回路４２及び論理回路４３の電流増幅回路と、
メモリー回路４４の電源電流ＩＤＤが測定できる。この
とき、良品ならばチップの電源電流ＩＤＤは、ＩＤＤ＝
（３＋３）×２ｍＡ＋３×９ｍＡ＋１０ｍＡ＝４９ｍＡ
となる。
【００２４】一方、電源パッド４６とは分離されている
電源パッド４５とＧＮＤとの間ではＣＭＯＳ論理回路を
通って流れる数μＡの電源電流が測定できる。
電源パッド４５とＧＮＤとの間ではＣＭＯＳ論理回路を
通って流れる数μＡの電源電流が測定できる。
【００２５】以上説明したように各回路の電源ＶＳＳ
１、電源ＶＳＳ２及びＧＮＤをそれぞれパッド４５、パ
ッド４６及びパッド４７に接続することにより、チップ
４８でもＣＭＯＳ論理回路の電源電流とバイポーラトラ
ンジスタを用いた電流増幅回路の電流を測定することが
できる。
１、電源ＶＳＳ２及びＧＮＤをそれぞれパッド４５、パ
ッド４６及びパッド４７に接続することにより、チップ
４８でもＣＭＯＳ論理回路の電源電流とバイポーラトラ
ンジスタを用いた電流増幅回路の電流を測定することが
できる。
【００２６】
【発明の効果】以上説明したように本発明は、ＭＯＳト
ランジスタからなるＣＭＯＳ論理回路の電源が接続され
る第１の電源端子ＶＳＳ１と、バイポーラトランジスタ
を用いた電流増幅回路の電源が接続される第２の電源端
子ＶＳＳ２とを備えているので、ＣＭＯＳ論理回路を構
成するＭＯＳトランジスタの電源電流が測定でき、構成
要素の良否を判定できるという効果を有する。
ランジスタからなるＣＭＯＳ論理回路の電源が接続され
る第１の電源端子ＶＳＳ１と、バイポーラトランジスタ
を用いた電流増幅回路の電源が接続される第２の電源端
子ＶＳＳ２とを備えているので、ＣＭＯＳ論理回路を構
成するＭＯＳトランジスタの電源電流が測定でき、構成
要素の良否を判定できるという効果を有する。
【図１】第１実施例に係るＥＣＬ型１０Ｋ出力回路を示
す回路図である。
す回路図である。
【図２】第２実施例に係る半導体チップを示す平面図で
ある。
ある。
【図３】従来例のＥＣＬ型１０Ｋ出力回路の回路図であ
る。
る。
Ｍ１１〜Ｍ１４，Ｍ３１〜Ｍ３４ ＭＯＳトランジスタ Ｑ１１〜Ｑ１８，Ｑ３１〜Ｑ３８ バイポーラトランジ
スタ Ｄ１１，Ｄ１２，Ｄ３１，Ｄ３２ ダイオード Ｒ１１〜Ｒ２０，Ｒ３１〜Ｒ４０ 抵抗 １１，３１ ＣＭＯＳ論理回路 １２，３２ バイポーラトランジスタを用いた電流増幅
回路 ４１ 出力回路 ４２ 入力回路 ４３ 論理回路 ４４ メモリー回路 ４５ 第１の電源ＶＳＳ１のＰＡＤ ４６ 第２の電源ＶＳＳ２のＰＡＤ ４７ ＧＮＤのＰＡＤ ４８ チップ
スタ Ｄ１１，Ｄ１２，Ｄ３１，Ｄ３２ ダイオード Ｒ１１〜Ｒ２０，Ｒ３１〜Ｒ４０ 抵抗 １１，３１ ＣＭＯＳ論理回路 １２，３２ バイポーラトランジスタを用いた電流増幅
回路 ４１ 出力回路 ４２ 入力回路 ４３ 論理回路 ４４ メモリー回路 ４５ 第１の電源ＶＳＳ１のＰＡＤ ４６ 第２の電源ＶＳＳ２のＰＡＤ ４７ ＧＮＤのＰＡＤ ４８ チップ
Claims (1)
- 【請求項１】 同一チップ上に、直流的な貫通電流を防
止したＣＭＯＳ論理回路と、このＣＭＯＳ論理回路の出
力を入力とするバイポーラトランジスタを含む電流増幅
回路とを集積した半導体集積回路において、前記ＣＭＯ
Ｓ論理回路と前記電流増幅回路とで論理回路を構成し、
前記ＣＭＯＳ論理回路の高電源及び低電源の一方の電源
を第１の電源に接続し、前記電源増幅回路の前記一方の
電源を第１の電源から電気的に分離された第２の電源に
接続したことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4136230A JPH05308275A (ja) | 1992-04-28 | 1992-04-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4136230A JPH05308275A (ja) | 1992-04-28 | 1992-04-28 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05308275A true JPH05308275A (ja) | 1993-11-19 |
Family
ID=15170332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4136230A Pending JPH05308275A (ja) | 1992-04-28 | 1992-04-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05308275A (ja) |
-
1992
- 1992-04-28 JP JP4136230A patent/JPH05308275A/ja active Pending
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