JP2000010643A - 定電流源 - Google Patents
定電流源Info
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- JP2000010643A JP2000010643A JP10173063A JP17306398A JP2000010643A JP 2000010643 A JP2000010643 A JP 2000010643A JP 10173063 A JP10173063 A JP 10173063A JP 17306398 A JP17306398 A JP 17306398A JP 2000010643 A JP2000010643 A JP 2000010643A
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Abstract
(57)【要約】
【課題】 端子間の短絡検出を検出することができる定
電流源を提供することを目的とする。 【解決手段】 本定電流源は、第２端子２の電位が所定
値ＶLIMITよりも大きい場合には第２定電流源回路の出
力電流値Ｉｏ２が略零となる定電流源である。第１及び
第２端子１，２が短絡した場合には第２端子２の電位が
上昇してＶLIMITよりも大きくなるような第２端子２の
電位よりも高い電位が第１端子１に与えられる。第１及
び第２端子１，２が短絡した場合には、第２端子２の電
位が上昇してＶLIMITよりも大きくなるので、第２定電
流源回路の出力電流値Ｉｏ２が略零となり、端子１，２
間の短絡検出を検出することができる。
電流源を提供することを目的とする。 【解決手段】 本定電流源は、第２端子２の電位が所定
値ＶLIMITよりも大きい場合には第２定電流源回路の出
力電流値Ｉｏ２が略零となる定電流源である。第１及び
第２端子１，２が短絡した場合には第２端子２の電位が
上昇してＶLIMITよりも大きくなるような第２端子２の
電位よりも高い電位が第１端子１に与えられる。第１及
び第２端子１，２が短絡した場合には、第２端子２の電
位が上昇してＶLIMITよりも大きくなるので、第２定電
流源回路の出力電流値Ｉｏ２が略零となり、端子１，２
間の短絡検出を検出することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、複数の定電流源回
路を有する定電流源に関する。
路を有する定電流源に関する。
【０００２】
【従来の技術】図４は、集積回路（ＩＣ）用の外部調整
（抵抗トリミング）可能な高精度定電流源を示す回路図
である。ピン１〜４はＩＣ上の互いに隣接する端子であ
り、カレントミラー回路Ｍ１〜Ｍ４の一方のトランジス
タからの電流が、ピン１〜４を介して抵抗Ｒ１〜Ｒ４を
流れ、これと同一の電流Ｉｏ１〜Ｉｏ２がカレントミラ
ー回路Ｍ１〜Ｍ４の他方のトランジスタを流れる。抵抗
Ｒ１〜Ｒ４を流れる電流は、オペアンプＡ１〜Ａ４の非
反転入力端子に印加される電圧ＶＲによって決定され、
オペアンプＡ１〜Ａ４はピン１〜４の電位が電圧ＶＲに
なるようにトランジスタＱ１〜Ｑ４を制御する。
（抵抗トリミング）可能な高精度定電流源を示す回路図
である。ピン１〜４はＩＣ上の互いに隣接する端子であ
り、カレントミラー回路Ｍ１〜Ｍ４の一方のトランジス
タからの電流が、ピン１〜４を介して抵抗Ｒ１〜Ｒ４を
流れ、これと同一の電流Ｉｏ１〜Ｉｏ２がカレントミラ
ー回路Ｍ１〜Ｍ４の他方のトランジスタを流れる。抵抗
Ｒ１〜Ｒ４を流れる電流は、オペアンプＡ１〜Ａ４の非
反転入力端子に印加される電圧ＶＲによって決定され、
オペアンプＡ１〜Ａ４はピン１〜４の電位が電圧ＶＲに
なるようにトランジスタＱ１〜Ｑ４を制御する。
【０００３】
【発明が解決しようとする課題】カレントミラー回路Ｍ
１、オペアンプＡ１及びトランジスタＱ１を用いて定電
流源回路を構成した場合、ベース電流分の誤差を無視す
ると、定電流源回路の出力電流Ｉｏ１は、以下の式で与
えられる。
１、オペアンプＡ１及びトランジスタＱ１を用いて定電
流源回路を構成した場合、ベース電流分の誤差を無視す
ると、定電流源回路の出力電流Ｉｏ１は、以下の式で与
えられる。
【０００４】（数１） Ｉｏ１＝ＶＲ／Ｒ１ 全ての定電流源回路には同一基準電圧ＶＲが与えられて
いるので、オペアンプのオフセット等を除けばピン１〜
４はほぼ同電位ＶＲを有することとなる。したがって、
隣接するピン間が短絡、すなわちショート故障しても、
僅かな電圧差（オペアンプのオフセット）によるピン間
リーク分だけ出力電流が特性変化するだけで、その他の
機能は失われず、顕然とした故障症状は現れない。この
僅かな特性変化を検知して故障検出するのは、殆どの場
合不可能である。このため、上記従来の定電流源におい
ては、ＩＣ内においてピン間短絡故障を検出することが
できない。本発明は、上述の課題に基づいてなされたも
のであり、端子間の短絡検出を検出することが可能な定
電流源を提供することを目的とする。
いるので、オペアンプのオフセット等を除けばピン１〜
４はほぼ同電位ＶＲを有することとなる。したがって、
隣接するピン間が短絡、すなわちショート故障しても、
僅かな電圧差（オペアンプのオフセット）によるピン間
リーク分だけ出力電流が特性変化するだけで、その他の
機能は失われず、顕然とした故障症状は現れない。この
僅かな特性変化を検知して故障検出するのは、殆どの場
合不可能である。このため、上記従来の定電流源におい
ては、ＩＣ内においてピン間短絡故障を検出することが
できない。本発明は、上述の課題に基づいてなされたも
のであり、端子間の短絡検出を検出することが可能な定
電流源を提供することを目的とする。
【０００５】
【課題を解決するための手段】上記課題を解決するた
め、本発明に係る定電流源は、第１及び第２定電流源回
路の出力電流値をそれぞれ規定する第１及び第２抵抗が
それぞれ接続される互いに隣接した第１及び第２端子を
備え、第２端子の電位が所定値よりも大きい場合には第
２定電流源回路の出力電流値が略零となる定電流源であ
って、第１及び第２端子が短絡した場合には第２端子の
電位が上昇して所定値よりも大きくなるような第２端子
の電位よりも高い電位を第１端子に与える手段を備える
ことを特徴とする。
め、本発明に係る定電流源は、第１及び第２定電流源回
路の出力電流値をそれぞれ規定する第１及び第２抵抗が
それぞれ接続される互いに隣接した第１及び第２端子を
備え、第２端子の電位が所定値よりも大きい場合には第
２定電流源回路の出力電流値が略零となる定電流源であ
って、第１及び第２端子が短絡した場合には第２端子の
電位が上昇して所定値よりも大きくなるような第２端子
の電位よりも高い電位を第１端子に与える手段を備える
ことを特徴とする。
【０００６】本定電流源によれば、第１及び第２端子が
短絡した場合には、第２端子の電位が上昇して所定値よ
りも大きくなるので、第２定電流源回路の出力電流値が
略零となる。したがって、第２定電流源回路の出力電流
値を観察することにより、第１及び第２端子間の短絡を
検出することができる。
短絡した場合には、第２端子の電位が上昇して所定値よ
りも大きくなるので、第２定電流源回路の出力電流値が
略零となる。したがって、第２定電流源回路の出力電流
値を観察することにより、第１及び第２端子間の短絡を
検出することができる。
【０００７】なお、第１及び第２定電流源回路の出力電
流値をそれぞれ規定する第１及び第２抵抗がそれぞれ接
続される互いに隣接した第１及び第２端子を備え、第２
端子の電位が所定値よりも小さい場合には第２定電流源
回路の出力電流値が略零となる定電流源であって、第１
及び第２端子が短絡した場合には第２端子の電位が下降
して所定値よりも小さくなるような第２端子の電位より
も低い電位を第１端子に与える手段を備えることとして
もよい。
流値をそれぞれ規定する第１及び第２抵抗がそれぞれ接
続される互いに隣接した第１及び第２端子を備え、第２
端子の電位が所定値よりも小さい場合には第２定電流源
回路の出力電流値が略零となる定電流源であって、第１
及び第２端子が短絡した場合には第２端子の電位が下降
して所定値よりも小さくなるような第２端子の電位より
も低い電位を第１端子に与える手段を備えることとして
もよい。
【０００８】
【発明の実施の形態】以下、実施の形態に係る定電流源
について説明する。同一要素又は同一機能を有する要素
には同一符号を用いるものとし、重複する説明は省略す
る。
について説明する。同一要素又は同一機能を有する要素
には同一符号を用いるものとし、重複する説明は省略す
る。
【０００９】図１は第１の実施の形態に係る定電流源を
示す回路図である。本実施の形態に係る定電流源は、集
積回路（ＩＣ）チップのパッケージＰＫ内に設けられた
複数の定電流源回路主要部Ｃ１，Ｃ２，Ｃ３，Ｃ４を有
する。定電流源回路主要部Ｃ１，Ｃ２，Ｃ３，Ｃ４のそ
れぞれは、カレントミラー回路Ｍ１，Ｍ２，Ｍ３，Ｍ４
を備えており、その一方のトランジスタＱ１ａ，Ｑ２
ａ，Ｑ３ａ，Ｑ４ａの下流側にそれぞれトランジスタＱ
１，Ｑ２，Ｑ３，Ｑ４が設けられている。したがって、
トランジスタＱ１，Ｑ２，Ｑ３，Ｑ４を流れる電流と同
一の電流がカレントミラー回路Ｍ１，Ｍ２，Ｍ３，Ｍ４
の他方のトランジスタＱ１ｂ，Ｑ２ｂ，Ｑ３ｂ，Ｑ４ｂ
を流れる。この電流は、定電流源回路の出力電流Ｉｏ
１，Ｉｏ２，Ｉｏ３，Ｉｏ４として出力される。
示す回路図である。本実施の形態に係る定電流源は、集
積回路（ＩＣ）チップのパッケージＰＫ内に設けられた
複数の定電流源回路主要部Ｃ１，Ｃ２，Ｃ３，Ｃ４を有
する。定電流源回路主要部Ｃ１，Ｃ２，Ｃ３，Ｃ４のそ
れぞれは、カレントミラー回路Ｍ１，Ｍ２，Ｍ３，Ｍ４
を備えており、その一方のトランジスタＱ１ａ，Ｑ２
ａ，Ｑ３ａ，Ｑ４ａの下流側にそれぞれトランジスタＱ
１，Ｑ２，Ｑ３，Ｑ４が設けられている。したがって、
トランジスタＱ１，Ｑ２，Ｑ３，Ｑ４を流れる電流と同
一の電流がカレントミラー回路Ｍ１，Ｍ２，Ｍ３，Ｍ４
の他方のトランジスタＱ１ｂ，Ｑ２ｂ，Ｑ３ｂ，Ｑ４ｂ
を流れる。この電流は、定電流源回路の出力電流Ｉｏ
１，Ｉｏ２，Ｉｏ３，Ｉｏ４として出力される。
【００１０】カレントミラー回路Ｍ１，Ｍ２，Ｍ３，Ｍ
４のトランジスタを流れる電流Ｉｏ１，Ｉｏ２，Ｉｏ
３，Ｉｏ４は、定電流源回路主要部Ｃ１，Ｃ２，Ｃ３，
Ｃ４にピン（端子）１，２，３，４を介して接続される
外部抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４の抵抗値によって規定
され、これらは定電流源回路を構成する。すなわち、Ｉ
ｏ１，Ｉｏ２，Ｉｏ３，Ｉｏ４は、各ピン１，２，３，
４の電位をそれぞれＶＲ１，ＶＲ２，ＶＲ１，ＶＲ２と
すると以下の式で与えられる。
４のトランジスタを流れる電流Ｉｏ１，Ｉｏ２，Ｉｏ
３，Ｉｏ４は、定電流源回路主要部Ｃ１，Ｃ２，Ｃ３，
Ｃ４にピン（端子）１，２，３，４を介して接続される
外部抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４の抵抗値によって規定
され、これらは定電流源回路を構成する。すなわち、Ｉ
ｏ１，Ｉｏ２，Ｉｏ３，Ｉｏ４は、各ピン１，２，３，
４の電位をそれぞれＶＲ１，ＶＲ２，ＶＲ１，ＶＲ２と
すると以下の式で与えられる。
【００１１】（数２） Ｉｏ１＝ＶＲ１／Ｒ１ Ｉｏ２＝ＶＲ２／Ｒ２ Ｉｏ３＝ＶＲ１／Ｒ３ Ｉｏ４＝ＶＲ２／Ｒ４ ここで、各ピン１，２，３，４の電位をそれぞれＶＲ
１，ＶＲ２，ＶＲ１，ＶＲ２としたのは以下の理由によ
る。すなわち、ピン１，２，３，４の電位、すなわちト
ランジスタＱ１，Ｑ２，Ｑ３，Ｑ４の下流側の電位は、
オペアンプＡ１，Ａ２，Ａ３，Ａ４の反転入力端子の電
位（＝非反転入力端子の電位）に等しい。そして、オペ
アンプＡ１，Ａ２，Ａ３，Ａ４の非反転入力端子には、
それぞれＶＲ１，ＶＲ２，ＶＲ１，ＶＲ２の電位が与え
られているからである。
１，ＶＲ２，ＶＲ１，ＶＲ２としたのは以下の理由によ
る。すなわち、ピン１，２，３，４の電位、すなわちト
ランジスタＱ１，Ｑ２，Ｑ３，Ｑ４の下流側の電位は、
オペアンプＡ１，Ａ２，Ａ３，Ａ４の反転入力端子の電
位（＝非反転入力端子の電位）に等しい。そして、オペ
アンプＡ１，Ａ２，Ａ３，Ａ４の非反転入力端子には、
それぞれＶＲ１，ＶＲ２，ＶＲ１，ＶＲ２の電位が与え
られているからである。
【００１２】オペアンプＡ１，Ａ２，Ａ３，Ａ４の出力
端子は、それぞれトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４
のベースに接続され、オペアンプＡ１，Ａ２，Ａ３，Ａ
４の出力は、トランジスタＱ１，Ｑ２，Ｑ３，Ｑ４の下
流側（エミッタ）を介して反転入力端子に帰還されてい
る。したがって、それぞれのオペアンプＡ１，Ａ２，Ａ
３，Ａ４は、その非反転入力端子と反転入力端子の電位
が等しくなるように、トランジスタＱ１，Ｑ２，Ｑ３，
Ｑ４のベース電位及びその下流側（エミッタ）の電位
（反転入力端子電位）を制御する。
端子は、それぞれトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４
のベースに接続され、オペアンプＡ１，Ａ２，Ａ３，Ａ
４の出力は、トランジスタＱ１，Ｑ２，Ｑ３，Ｑ４の下
流側（エミッタ）を介して反転入力端子に帰還されてい
る。したがって、それぞれのオペアンプＡ１，Ａ２，Ａ
３，Ａ４は、その非反転入力端子と反転入力端子の電位
が等しくなるように、トランジスタＱ１，Ｑ２，Ｑ３，
Ｑ４のベース電位及びその下流側（エミッタ）の電位
（反転入力端子電位）を制御する。
【００１３】換言すれば、（１）トランジスタＱ１，Ｑ
２，Ｑ３，Ｑ４の下流側（エミッタ）、すなわちピン
１，２，３，４の電位が上昇した場合には、（２）それ
ぞれのオペアンプＡ１，Ａ２，Ａ３，Ａ４の反転入力端
子の電位を非反転入力端子の電位（ＶＲ１又はＶＲ２）
に一致させようと、（３）トランジスタＱ１，Ｑ２，Ｑ
３，Ｑ４のベース電位が降下するようにオペアンプＡ
１，Ａ２，Ａ３，Ａ４は機能する。また、（４）トラン
ジスタＱ１，Ｑ２，Ｑ３，Ｑ４は、ベース電位が降下す
ることにより、ベース−エミッタ間電圧がＶＢＥ（０．
６〜０．７Ｖ）以下になるとカットオフする。なお、上
述のように、（５）トランジスタＱ１，Ｑ２，Ｑ３，Ｑ
４を流れる電流は、定電流源回路の出力電流Ｉｏ１，Ｉ
ｏ２，Ｉｏ３，Ｉｏ４に等しい。
２，Ｑ３，Ｑ４の下流側（エミッタ）、すなわちピン
１，２，３，４の電位が上昇した場合には、（２）それ
ぞれのオペアンプＡ１，Ａ２，Ａ３，Ａ４の反転入力端
子の電位を非反転入力端子の電位（ＶＲ１又はＶＲ２）
に一致させようと、（３）トランジスタＱ１，Ｑ２，Ｑ
３，Ｑ４のベース電位が降下するようにオペアンプＡ
１，Ａ２，Ａ３，Ａ４は機能する。また、（４）トラン
ジスタＱ１，Ｑ２，Ｑ３，Ｑ４は、ベース電位が降下す
ることにより、ベース−エミッタ間電圧がＶＢＥ（０．
６〜０．７Ｖ）以下になるとカットオフする。なお、上
述のように、（５）トランジスタＱ１，Ｑ２，Ｑ３，Ｑ
４を流れる電流は、定電流源回路の出力電流Ｉｏ１，Ｉ
ｏ２，Ｉｏ３，Ｉｏ４に等しい。
【００１４】ここで、それぞれのオペアンプＡ１，Ａ
２，Ａ３，Ａ４に対応するピン１，２，３，４のうち、
隣接するものの電位は０．５Ｖ以上異なるように設定さ
れている。すなわち、ＶＲ１≫ＶＲ２である。例えば、
ＶＲ１＝１Ｖ、ＶＲ２＝０．５Ｖとする。隣接するピン
１とピン２とが製造時の不良等によって短絡した場合、
電位の低い方のピン２の電位は隣接ピン１の電位ＶＲ１
に引かれてＶＲ２（＝ＶLIMITとする）よりも上昇す
る。すると、上記（１）〜（３）にしたがってトランジ
スタＱ２のベース電位が降下し続け、上記（４）にした
がってトランジスタＱ２はカットオフする。したがっ
て、このトランジスタＱ２に流れていた電流は略零とな
り、上記（５）にしたがって定電流源回路の出力電流Ｉ
ｏ２は略零となる。
２，Ａ３，Ａ４に対応するピン１，２，３，４のうち、
隣接するものの電位は０．５Ｖ以上異なるように設定さ
れている。すなわち、ＶＲ１≫ＶＲ２である。例えば、
ＶＲ１＝１Ｖ、ＶＲ２＝０．５Ｖとする。隣接するピン
１とピン２とが製造時の不良等によって短絡した場合、
電位の低い方のピン２の電位は隣接ピン１の電位ＶＲ１
に引かれてＶＲ２（＝ＶLIMITとする）よりも上昇す
る。すると、上記（１）〜（３）にしたがってトランジ
スタＱ２のベース電位が降下し続け、上記（４）にした
がってトランジスタＱ２はカットオフする。したがっ
て、このトランジスタＱ２に流れていた電流は略零とな
り、上記（５）にしたがって定電流源回路の出力電流Ｉ
ｏ２は略零となる。
【００１５】一方、電位ＶＲ１がさほどに低下しないと
して、トランジスタＱ１からの電流は、抵抗Ｒ１及びＲ
２の双方に流れるので、出力電流Ｉｏ１は以下の式で与
えられる。
して、トランジスタＱ１からの電流は、抵抗Ｒ１及びＲ
２の双方に流れるので、出力電流Ｉｏ１は以下の式で与
えられる。
【００１６】（数３） Ｉｏ１＝ＶＲ１・（１／Ｒ１＋１／Ｒ２） これらの動作は、ピン２と３、ピン３と４に関しても同
様である。したがって、短絡時においては、低い電位Ｖ
Ｒ２を与えられた定電流源回路の出力電流Ｉｏ２，Ｉｏ
４は略零となるため、これをオープン故障と同様の故障
検出判定ロジックで検知することにより、短絡故障を検
出することができる。なお、図中において、符号５はＩ
Ｃチップの電源電圧を与えるためのピンを示し、符号６
はグランド電位を与えるためのピンを示す。
様である。したがって、短絡時においては、低い電位Ｖ
Ｒ２を与えられた定電流源回路の出力電流Ｉｏ２，Ｉｏ
４は略零となるため、これをオープン故障と同様の故障
検出判定ロジックで検知することにより、短絡故障を検
出することができる。なお、図中において、符号５はＩ
Ｃチップの電源電圧を与えるためのピンを示し、符号６
はグランド電位を与えるためのピンを示す。
【００１７】図２は第２の実施の形態に係る定電流源を
示す回路図である。本実施の形態に係る定電流源は、第
１の実施の形態のものと比較して、その定電流源回路主
要部Ｃ１，Ｃ２，Ｃ３，Ｃ４を、トランジスタＱ１，Ｑ
２，Ｑ３，Ｑ４及びオペアンプＡ１，Ａ２，Ａ３，Ａ４
を用いないで構成したものである。カレントミラー回路
Ｍ１、Ｍ２，Ｍ３，Ｍ４にはそれぞれ電源電位ＶＲ１，
ＶＲ２，ＶＲ１，ＶＲ２が与えられ、これを構成する一
方のトランジスタＱ１ａ，Ｑ２ａ，Ｑ３ａ，Ｑ４ａのベ
ース−エミッタ間電圧をＶＢＥとすると、出力電流Ｉｏ
１，Ｉｏ２，Ｉｏ３，Ｉｏ４は以下の式で与えられる。
示す回路図である。本実施の形態に係る定電流源は、第
１の実施の形態のものと比較して、その定電流源回路主
要部Ｃ１，Ｃ２，Ｃ３，Ｃ４を、トランジスタＱ１，Ｑ
２，Ｑ３，Ｑ４及びオペアンプＡ１，Ａ２，Ａ３，Ａ４
を用いないで構成したものである。カレントミラー回路
Ｍ１、Ｍ２，Ｍ３，Ｍ４にはそれぞれ電源電位ＶＲ１，
ＶＲ２，ＶＲ１，ＶＲ２が与えられ、これを構成する一
方のトランジスタＱ１ａ，Ｑ２ａ，Ｑ３ａ，Ｑ４ａのベ
ース−エミッタ間電圧をＶＢＥとすると、出力電流Ｉｏ
１，Ｉｏ２，Ｉｏ３，Ｉｏ４は以下の式で与えられる。
【００１８】（数４） Ｉｏ１＝（ＶＲ１−ＶＢＥ）／Ｒ１ Ｉｏ２＝（ＶＲ２−ＶＢＥ）／Ｒ２ Ｉｏ３＝（ＶＲ１−ＶＢＥ）／Ｒ３ Ｉｏ２＝（ＶＲ２−ＶＢＥ）／Ｒ４ なお、本実施の形態においても、上記実施の形態と同様
に電源電位ＶＲ１≫ＶＲ２を満たす。本回路において
は、（Ｉ）カレントミラー回路Ｍ１、Ｍ２，Ｍ３，Ｍ４
の一方のトランジスタＱ１ａ，Ｑ２ａ，Ｑ３ａ，Ｑ４ａ
の下流側、すなわちピン１，２，３，４の電位が所定電
位ＶLIMIT（＝電源電位ＶＲ１又はＶＲ２−ＶＢＥ）に
よりも上昇した場合には、（ＩＩ）そのトランジスタＱ
１ａ，Ｑ２ａ，Ｑ３ａ，Ｑ４ａはカットオフする。な
お、（ＩＩＩ）トランジスタＱ１ａ，Ｑ２ａ，Ｑ３ａ，
Ｑ４ａを流れる電流は、定電流源回路の出力電流Ｉｏ
１，Ｉｏ２，Ｉｏ３，Ｉｏ４に等しい。
に電源電位ＶＲ１≫ＶＲ２を満たす。本回路において
は、（Ｉ）カレントミラー回路Ｍ１、Ｍ２，Ｍ３，Ｍ４
の一方のトランジスタＱ１ａ，Ｑ２ａ，Ｑ３ａ，Ｑ４ａ
の下流側、すなわちピン１，２，３，４の電位が所定電
位ＶLIMIT（＝電源電位ＶＲ１又はＶＲ２−ＶＢＥ）に
よりも上昇した場合には、（ＩＩ）そのトランジスタＱ
１ａ，Ｑ２ａ，Ｑ３ａ，Ｑ４ａはカットオフする。な
お、（ＩＩＩ）トランジスタＱ１ａ，Ｑ２ａ，Ｑ３ａ，
Ｑ４ａを流れる電流は、定電流源回路の出力電流Ｉｏ
１，Ｉｏ２，Ｉｏ３，Ｉｏ４に等しい。
【００１９】隣接するピン１とピン２とが製造時の不良
等によって短絡した場合、電位の低い方のピン２の電位
は所定電位ＶLIMIT（＝ＶＲ２−ＶＢＥ）よりも上昇す
る。すると、上記（Ｉ）及び（ＩＩ）にしたがってトラ
ンジスタＱ２がカットオフし、このトランジスタＱ２に
流れていた電流は略零となる。したがって、上記（ＩＩ
Ｉ）にしたがって、定電流源回路の出力電流Ｉｏ２は略
零となる。
等によって短絡した場合、電位の低い方のピン２の電位
は所定電位ＶLIMIT（＝ＶＲ２−ＶＢＥ）よりも上昇す
る。すると、上記（Ｉ）及び（ＩＩ）にしたがってトラ
ンジスタＱ２がカットオフし、このトランジスタＱ２に
流れていた電流は略零となる。したがって、上記（ＩＩ
Ｉ）にしたがって、定電流源回路の出力電流Ｉｏ２は略
零となる。
【００２０】一方、トランジスタＱ１ａからの電流は、
抵抗Ｒ１及びＲ２の双方に流れるので、出力電流Ｉｏ１
は以下の式で与えられる。
抵抗Ｒ１及びＲ２の双方に流れるので、出力電流Ｉｏ１
は以下の式で与えられる。
【００２１】（数５） Ｉｏ１＝（ＶＲ１−ＶＢＥ）・（１／Ｒ１＋１／Ｒ２） これらの動作は、ピン２と３、ピン３と４に関しても同
様である。したがって、ピンの短絡時においては、低い
電位ＶＲ２を与えられた定電流源回路の出力電流Ｉｏ
２，Ｉｏ４は略零となるため、上記と同様にして短絡故
障を検出することができる。
様である。したがって、ピンの短絡時においては、低い
電位ＶＲ２を与えられた定電流源回路の出力電流Ｉｏ
２，Ｉｏ４は略零となるため、上記と同様にして短絡故
障を検出することができる。
【００２２】図３は第３の実施の形態に係る定電流源を
示す回路図である。本実施の形態に係る定電流源は、第
２の実施の形態のものと比較して、定電流源回路主要部
Ｃ１，Ｃ２，Ｃ３，Ｃ４を構成するカレントミラー回路
Ｍ１、Ｍ２，Ｍ３，Ｍ４に同一の電源電位ＶＲを与える
こととしたものである。また、奇数番目のカレントミラ
ー回路Ｍ１，Ｍ３のトランジスタＱ１ａ，Ｑ３ａの下流
側を直接ピン１，３に接続し、これに隣接する偶数番目
のカレントミラー回路Ｍ２，Ｍ４のトランジスタＱ２
ａ，Ｑ４ａの下流側をレベルシフトダイオードＤ２，Ｄ
４を介してピン２，４に接続する。なお、レベルシフト
ダイオードＤ２，Ｄ４を構成するダイオードの数をｎと
し、１つ当たりの順方向電圧降下をＶＦとする。
示す回路図である。本実施の形態に係る定電流源は、第
２の実施の形態のものと比較して、定電流源回路主要部
Ｃ１，Ｃ２，Ｃ３，Ｃ４を構成するカレントミラー回路
Ｍ１、Ｍ２，Ｍ３，Ｍ４に同一の電源電位ＶＲを与える
こととしたものである。また、奇数番目のカレントミラ
ー回路Ｍ１，Ｍ３のトランジスタＱ１ａ，Ｑ３ａの下流
側を直接ピン１，３に接続し、これに隣接する偶数番目
のカレントミラー回路Ｍ２，Ｍ４のトランジスタＱ２
ａ，Ｑ４ａの下流側をレベルシフトダイオードＤ２，Ｄ
４を介してピン２，４に接続する。なお、レベルシフト
ダイオードＤ２，Ｄ４を構成するダイオードの数をｎと
し、１つ当たりの順方向電圧降下をＶＦとする。
【００２３】本回路においては、（Ａ）偶数番目のピン
２，４の電位が所定電位ＶLIMIT（＝ＶＲ−（ＶＢＥ＋
ＶＦ×ｎ））によりも上昇した場合には、（Ｂ）そのト
ランジスタＱ２ａ，Ｑ４ａはカットオフし、このトラン
ジスタＱ２ａ，Ｑ４ａに流れていた電流は略零となる。
なお、（Ｃ）トランジスタＱ１ａ，Ｑ２ａ，Ｑ３ａ，Ｑ
４ａを流れる電流は、定電流源回路の出力電流Ｉｏ１，
Ｉｏ２，Ｉｏ３，Ｉｏ４に等しい。
２，４の電位が所定電位ＶLIMIT（＝ＶＲ−（ＶＢＥ＋
ＶＦ×ｎ））によりも上昇した場合には、（Ｂ）そのト
ランジスタＱ２ａ，Ｑ４ａはカットオフし、このトラン
ジスタＱ２ａ，Ｑ４ａに流れていた電流は略零となる。
なお、（Ｃ）トランジスタＱ１ａ，Ｑ２ａ，Ｑ３ａ，Ｑ
４ａを流れる電流は、定電流源回路の出力電流Ｉｏ１，
Ｉｏ２，Ｉｏ３，Ｉｏ４に等しい。
【００２４】ここで、隣接するピン１とピン２とが製造
時の不良等によって短絡した場合、電位の低い方のピン
２の電位は電位ＶLIMITよりも上昇する。すると、上記
（Ａ）〜（Ｃ）にしたがってトランジスタＱ２ａがカッ
トオフし、このトランジスタＱ２ａに流れていた電流Ｉ
ｏ２は略零となり、定電流源回路の出力電流Ｉｏ２が略
零となる。
時の不良等によって短絡した場合、電位の低い方のピン
２の電位は電位ＶLIMITよりも上昇する。すると、上記
（Ａ）〜（Ｃ）にしたがってトランジスタＱ２ａがカッ
トオフし、このトランジスタＱ２ａに流れていた電流Ｉ
ｏ２は略零となり、定電流源回路の出力電流Ｉｏ２が略
零となる。
【００２５】一方、トランジスタＱ１ａからの電流は、
抵抗Ｒ１及びＲ２の双方に流れるので、出力電流Ｉｏ１
は以下の式で与えられる。
抵抗Ｒ１及びＲ２の双方に流れるので、出力電流Ｉｏ１
は以下の式で与えられる。
【００２６】（数６） Ｉｏ１＝（ＶＲ−ＶＢＥ）・（１／Ｒ１＋１／Ｒ２） これらの動作は、ピン２と３、ピン３と４に関しても同
様である。したがって、ピンの短絡時においては、電位
ＶLIMITよりも高い電位を与えられた定電流源回路の出
力電流Ｉｏ２，Ｉｏ４は略零となるため、上記と同様に
して短絡故障を検出することができる。
様である。したがって、ピンの短絡時においては、電位
ＶLIMITよりも高い電位を与えられた定電流源回路の出
力電流Ｉｏ２，Ｉｏ４は略零となるため、上記と同様に
して短絡故障を検出することができる。
【００２７】以上、説明したように、上記実施の形態に
係る定電流源は、第１及び第２定電流源回路（Ｃ１，Ｒ
１），（Ｃ２，Ｒ２）の出力電流値Ｉｏ１，Ｉｏ２をそ
れぞれ規定する第１及び第２抵抗Ｒ１，Ｒ２がそれぞれ
接続される互いに隣接した第１及び第２端子１，２を備
え、第２端子２の電位が所定値ＶLIMITよりも大きい場
合には第２定電流源回路（Ｃ２，Ｒ２）の出力電流値Ｉ
ｏ２が略零となる定電流源であって、第１及び第２端子
１，２が短絡した場合には第２端子２の電位が上昇して
所定値ＶLIMITよりも大きくなるような第２端子２の電
位よりも高い電位を第１端子１に与える手段を備えるこ
とを特徴とする。
係る定電流源は、第１及び第２定電流源回路（Ｃ１，Ｒ
１），（Ｃ２，Ｒ２）の出力電流値Ｉｏ１，Ｉｏ２をそ
れぞれ規定する第１及び第２抵抗Ｒ１，Ｒ２がそれぞれ
接続される互いに隣接した第１及び第２端子１，２を備
え、第２端子２の電位が所定値ＶLIMITよりも大きい場
合には第２定電流源回路（Ｃ２，Ｒ２）の出力電流値Ｉ
ｏ２が略零となる定電流源であって、第１及び第２端子
１，２が短絡した場合には第２端子２の電位が上昇して
所定値ＶLIMITよりも大きくなるような第２端子２の電
位よりも高い電位を第１端子１に与える手段を備えるこ
とを特徴とする。
【００２８】本定電流源によれば、第１及び第２端子
１，２が短絡した場合には、第２端子２の電位が上昇し
て所定値よりも大きくなるので、第２定電流源回路（Ｃ
２，Ｒ２）の出力電流値Ｉｏ２が略零となる。したがっ
て、第２定電流源回路（Ｃ２，Ｒ２）の出力電流値Ｉｏ
２を観察することにより、第１及び第２端子１，２間の
短絡を検出することができる。
１，２が短絡した場合には、第２端子２の電位が上昇し
て所定値よりも大きくなるので、第２定電流源回路（Ｃ
２，Ｒ２）の出力電流値Ｉｏ２が略零となる。したがっ
て、第２定電流源回路（Ｃ２，Ｒ２）の出力電流値Ｉｏ
２を観察することにより、第１及び第２端子１，２間の
短絡を検出することができる。
【００２９】また、例えば、トランジスタ、カレントミ
ラー回路の電源電位及び各ピンに与えられるべき電位の
極性を変えることにより、上述の実施形態の定電流源と
は反対に、ピン２の電位が所定値よりも小さい場合には
定電流源回路Ｃ２の出力電流値が略零となるものを構成
することもできる。この場合の定電流源は、第１及び第
２定電流源回路の出力電流値をそれぞれ規定する第１及
び第２抵抗Ｒ１，Ｒ２がそれぞれ接続される互いに隣接
した第１及び第２端子１，２を備え、第２端子２の電位
が所定値よりも小さい場合には第２定電流源回路の出力
電流値が略零となる定電流源であって、第１及び第２端
子１，２が短絡した場合には第２端子２の電位が下降し
て所定値よりも小さくなるような第２端子２の電位より
も低い電位を第１端子１に与える手段を備える。
ラー回路の電源電位及び各ピンに与えられるべき電位の
極性を変えることにより、上述の実施形態の定電流源と
は反対に、ピン２の電位が所定値よりも小さい場合には
定電流源回路Ｃ２の出力電流値が略零となるものを構成
することもできる。この場合の定電流源は、第１及び第
２定電流源回路の出力電流値をそれぞれ規定する第１及
び第２抵抗Ｒ１，Ｒ２がそれぞれ接続される互いに隣接
した第１及び第２端子１，２を備え、第２端子２の電位
が所定値よりも小さい場合には第２定電流源回路の出力
電流値が略零となる定電流源であって、第１及び第２端
子１，２が短絡した場合には第２端子２の電位が下降し
て所定値よりも小さくなるような第２端子２の電位より
も低い電位を第１端子１に与える手段を備える。
【００３０】
【発明の効果】以上、説明したように、本発明に係る定
電流源によれば、第１及び第２端子が短絡した場合に
は、第２端子の電位が上昇して所定値よりも大きくなる
ので、第２定電流源回路の出力電流値が略零となり、端
子間の短絡検出を検出することができる。
電流源によれば、第１及び第２端子が短絡した場合に
は、第２端子の電位が上昇して所定値よりも大きくなる
ので、第２定電流源回路の出力電流値が略零となり、端
子間の短絡検出を検出することができる。
【図１】第１の実施の形態に係る定電流源を示す回路
図。
図。
【図２】第２の実施の形態に係る定電流源を示す回路
図。
図。
【図３】第３の実施の形態に係る定電流源を示す回路
図。
図。
【図４】ＩＣ用の外部調整可能な高精度定電流源を示す
回路図。
回路図。
Ｃ１，Ｃ２…定電流源回路主要部、Ｒ１，Ｒ２…抵抗、
１，２…端子。
１，２…端子。
Claims (2)
- 【請求項１】 第１及び第２定電流源回路の出力電流値
をそれぞれ規定する第１及び第２抵抗がそれぞれ接続さ
れる互いに隣接した第１及び第２端子を備え、前記第２
端子の電位が所定値よりも大きい場合には前記第２定電
流源回路の出力電流値が略零となる定電流源であって、
前記第１及び第２端子が短絡した場合には前記第２端子
の電位が上昇して前記所定値よりも大きくなるような前
記第２端子の電位よりも高い電位を前記第１端子に与え
る手段を備えることを特徴とする定電流源。 - 【請求項２】 第１及び第２定電流源回路の出力電流値
をそれぞれ規定する第１及び第２抵抗がそれぞれ接続さ
れる互いに隣接した第１及び第２端子を備え、前記第２
端子の電位が所定値よりも小さい場合には前記第２定電
流源回路の出力電流値が略零となる定電流源であって、
前記第１及び第２端子が短絡した場合には前記第２端子
の電位が下降して前記所定値よりも小さくなるような前
記第２端子の電位よりも低い電位を前記第１端子に与え
る手段を備えることを特徴とする定電流源。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10173063A JP2000010643A (ja) | 1998-06-19 | 1998-06-19 | 定電流源 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10173063A JP2000010643A (ja) | 1998-06-19 | 1998-06-19 | 定電流源 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000010643A true JP2000010643A (ja) | 2000-01-14 |
Family
ID=15953533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10173063A Pending JP2000010643A (ja) | 1998-06-19 | 1998-06-19 | 定電流源 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000010643A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005142070A (ja) * | 2003-11-07 | 2005-06-02 | Nec Corp | 電流負荷デバイス駆動用半導体装置及び表示装置 |
| JP2010190604A (ja) * | 2009-02-16 | 2010-09-02 | Toyota Motor Corp | 端子開放検出装置及び半導体装置 |
| JP2012211805A (ja) * | 2011-03-31 | 2012-11-01 | Sanken Electric Co Ltd | 電流検出回路 |
| CN103955254A (zh) * | 2014-03-18 | 2014-07-30 | 尚睿微电子（上海）有限公司 | 一种产生多个电流基准的电路 |
| US11372056B2 (en) * | 2020-05-26 | 2022-06-28 | Sandisk Technologies Llc | Circuit for detecting pin-to-pin leaks of an integrated circuit package |
-
1998
- 1998-06-19 JP JP10173063A patent/JP2000010643A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005142070A (ja) * | 2003-11-07 | 2005-06-02 | Nec Corp | 電流負荷デバイス駆動用半導体装置及び表示装置 |
| JP4632655B2 (ja) * | 2003-11-07 | 2011-02-16 | 日本電気株式会社 | 発光表示装置 |
| JP2010190604A (ja) * | 2009-02-16 | 2010-09-02 | Toyota Motor Corp | 端子開放検出装置及び半導体装置 |
| JP2012211805A (ja) * | 2011-03-31 | 2012-11-01 | Sanken Electric Co Ltd | 電流検出回路 |
| CN103955254A (zh) * | 2014-03-18 | 2014-07-30 | 尚睿微电子（上海）有限公司 | 一种产生多个电流基准的电路 |
| CN103955254B (zh) * | 2014-03-18 | 2015-11-11 | 尚睿微电子（上海）有限公司 | 一种产生多个电流基准的电路 |
| US11372056B2 (en) * | 2020-05-26 | 2022-06-28 | Sandisk Technologies Llc | Circuit for detecting pin-to-pin leaks of an integrated circuit package |
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