JPH0428088A - 半導体集積回路チップ - Google Patents

半導体集積回路チップ

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JPH0428088A
JPH0428088A JP2219871A JP21987190A JPH0428088A JP H0428088 A JPH0428088 A JP H0428088A JP 2219871 A JP2219871 A JP 2219871A JP 21987190 A JP21987190 A JP 21987190A JP H0428088 A JPH0428088 A JP H0428088A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路チップに係り、特に同種のチッ
プであるか否かをテストを通じて判るための識別回路を
チップ内部に具備した半導体集積回路チップに関するも
のである。
〔従来の技術〕
最近、半導体技術の発展とともに産業の全分野にわたっ
て電子システム化されてゆく傾向である。
したがって、各分野の特殊性があるので、適切な電子シ
ステムの特性化が要求されている。
ところで、単導体製造業者は使用者の多様の要求に応じ
て製品の多様化に努力している。例えば、最近［）ＲＡ
Ｍの記憶容量がＭｂｉｔ単位に増えることにしたがい、
基本動作モード以外の多様の新しい動作モードの開発が
なされている。
すなわち、現在の１Ｍあるいは４ＭＤＲＡＭでは、出力
されるデータの数によって１ｂｉｔ。
４ｂｉｔ、８ｂｉｔなどに分類され、入力される制卸信
号によって高速ページ（Ｆａｓｔ　Ｐａｇｅ）モード、
ニブル（Ｎｉｂｂｌｅ）モード、スタチックコラム（Ｓ
ｔａｔｉｃ　Ｃｏｌｕｍｎ）モードなどに分類されてい
る。
したがって、ＤＲＡＭ供給者は使用者の要求に応じるた
め、ＤＲＡＭの基本動作モード以外の動作モードを製造
工程段階でオプション処理することによって特定動作モ
ードが行なわれるようにし、いろいろの選択された動作
モードによって互いに異なるモードを行なう多様なりＲ
ＡＭを提供している。例えば、１つのＤＲＡＭ製造ライ
ンで＾速ベージモードを基本動作モードにし、製造段階
でオプション処理することによってニブルモードもしく
はスタチックコラムモードのＤＲＡＭがそれぞれ生産さ
れている。これらのオプション処理はウェハ単位に処理
され各モード別に分類されている。その後、製造後工程
（組立工程）でウェハはスクライビング（ｓｃｒｉｂｉ
ｎｇ）工程を通して個別のダイヤチップ状に分離され、
分離されたダイは特定のパッケージにダイマウンティン
グ、ワイヤボンディングおよびモールディングなどの過
程を経てパッケージングされ、製品検査を通じて製品の
番号、製造日付、製造ラインなどのデータが表記され最
終製品出荷することになる。
〔発明が解決しようとする課題〕
しかし、前記工程で前述したＤＲＡＭの場合においては
、モード別に分離されたダイあるいはチップが同一ライ
ンで生産されるので、ダイ状態に取り扱われる過程で互
いに混ざることも時々発生される。このように混ざる場
合、次の工程のテスト過程で異なる動作モードの製品は
エラー判定を受け、不良処理されるのでかなりの生産収
率を落とす原因となる。また、互いに異なる特性のダイ
が混ざらないようにするためには細かい注意を要するの
で作業能率を落とす。
したがって、互いに異なるモードのダイか混ざってパッ
ケージングされるといえども、テスト過程で同種のチッ
プが分類もしくは識別できる技術が要求されている。
このような半導体チップ識別技術としては米国特許第４
．１５０．３３１号明細書および同第４．５１０，６７
３号明細書等に開示されている。
前記米国特許第４，１５０，３３１号明細書には、プロ
グラムできる回路装置をチップ表面に使ってそれぞれの
チップを識別することを開示している。その回路装置は
別途に具備される診断ビンと選択された入出力との間に
ダイオードの形成有無による識別コードをプログラムさ
せるようになっているものである。
これは別途な診断ビンを備えなければならないので、半
導体チップの値段に大きい影響を及ぼすパッケージのサ
イズが大きくなるという短所を有している。
他方の前記米国特許第４，５１０．６７３号明細書紀は
、半導体チップの裏面にレーザーを使って特定識別表示
を記入し、この識別表示をレーザーもしくは光学機構を
使って機械あるいは人間が識別することのできるように
した技術が開示されている。この特許の技術は製造ライ
ン、生産年月日などの特定識別表示をするためには高価
なレーザー装置を備えなければならないという短所を有
する。
本発明の目的は、前述のような従来技術の問題点を解決
するために、別途の診断ビンの追加が不要な新たな方式
の識別回路を備えた半導体集積回路チップを提供するこ
とにある。
本発明の他の目的は、半導体チップの識別表示がとても
容易で簡単な識別回路を備えた半導体集積回路チップを
提供することにある。
〔課題を解決するための手段〕
前記目的を達成するため、請求項第１項の本発明の半導
体集積回路チップは、１対の電源供給端子と入力端子を
有する半導体集積回路チップにおいて、前記いずれか１
つの電源供給端子とひとつの入力端子との閤に識別回路
を具備し、この識別回路は、前記電源供給端子と前記入
力端子との間の入力電位差をリミッティングさせるため
にあらかじめ決定された入力ロジックレベルを有する電
圧リミッタと、この電圧リミッタに直列に連結され、チ
ップ製造段階で電圧リミッタとの電流通路を形成するか
否かによってチップ識別情報を決定するオプション手段
とを具備することを特徴とする。
また、請求項第２項の半導体集積回路チップは、前記電
圧リミッタは、ゲートがドレーンに連結されたＭＯＳ　
トランジスタを複数個直列に連結して、これらＭＯＳト
ランジスタのゲート対ソースの１稈電圧値の和にリミッ
ティング電圧を設定したことを特徴とする。
ざらに、請求項第３項の半導体＊ｗ４回路チップは、前
記オプション手段をチップ製造工程段階でヒユーズで形
成し、このヒユーズの溶断有無を以てオプション処理が
行なわれることを特徴とする。
さらにまた、請求項第４項の半導体集積回路チップは、
前記オプション手段は、チップ製造工程段階で金属マス
クによる金属配線の形成有無を以てオプション処理が行
なわれることを特徴とする。
さらに、請求項第５項の半導体集積回路チップは、前記
オプション手段は、ゲートがドレーンに連結されたＭＯ
Ｓトランジスタと、このＭＯＳトランジスタに直列に連
結されたヒユーズとの組合わせを複数個並列連結し、前
記ヒユーズの溶断された数によってオプション処理が行
なわれることを特徴とする。
さらにまた、請求項第６項の半導体集積回路チップは、
１対の電源供給端子と少なくとも３つ以上の入力端子を
有する半導体集積回路チップにおいて、前記いずれか１
つの電源供給端子と前記３つの入力端子のうち３つの入
力端子がそれぞれ連結された識別回路を具備し、この識
別回路は、前記電源供給端子と前記３つの入力端子のう
ちいずれかひとつの入力端子との間の電位差をあらかじ
め決定された入力ロジックレベルに制限させ、このリミ
ッティングされた入力ロジックレベルを分圧して所定レ
ベルの制限電圧を発生するための電圧リミッタと、前記
３つの入力端子のうち残りの２つの入力端子の間の１！
流の流れをチップ製造工程段階で決定するためのオプシ
ョン手段と、前記オプション手段に直列に連結され前記
電圧リミッタから供給される前記制御電圧によりターン
オンされるスイッチ手段とを具備することを特徴とする
。
また、請求項第７項の半導体集積回路チップは、前記電
圧リミッタは、ゲートがドレーンに連なるＭＯＳトラン
ジスタのダイオード構成の複数個と、抵抗を直列連結し
て、前記抵抗両端に分圧される電圧を前記スイッチ手段
に供給する制御電圧を発生することを特徴とする。
さらに、請求項第８項の半導体集積回路チップは、前記
オプション手段は複数個のヒユーズを含み、該各複数個
のヒユーズと直列接続された複数個のＭＯＳ　トランジ
スタを含み、該ＭＯ８）−ランジスタはそのゲートに印
加される制御電圧によってターンオンされ、前記チップ
の識別情報は前記ヒユーズの溶断個数により決定される
ことを特徴とする。
〔作　用〕
請求項第１項から第８項記載の本発明による半導体集積
回路チップでは、ウェハ製造工程で簡単な回路連結有無
を選択することによって、チップ識別情報を書き込める
し、通常の組立工程のテスト段階でこの識別情報を判読
することによって、同種のチップを識別することができ
る。
これにより、本発明は別途の診断ピンのようなビンの追
加なしにチップの識別回路を採用することができる。
〔実施例〕
以下、図面を参照して本発明の望ましい実施例を脱明す
る。
第１図は本発明による一実施例の識別回路を備えた半導
体集積回路チップの構成図である。
第１図で通常の集積回路チップ１は内部回路１０、入力
保護回路ＰＣ１〜ＰＣＯ１出力バッファ８１〜Ｂｎ１入
力端子ＩＮ１〜■Ｎｎ、出力端子０ＵＴ１〜０ＵＴｎ、
電源供給端子ｖｄｄ、ｖｓｓを含む。集積回路チップ１
は図示していない動作電源から、たとえば、５ｖの電圧
が電源供給端子Ｖｄｄに加わるように連結され、電源供
給端子■ＳＳにはグラウンド電位が加わるように連なり
動作電源を受は入れる。内部回路１０は前記電源供給端
子ｖｄｄ、　Ｖｓｓから動作電圧の供給を受け、入力端
子ＩＮＩ〜ＩＮｎに加わる入力信号を受けて与えられた
機能を行って出力端子○ＬＪＴ１〜０ＵＴｎに所定の出
力信号を発生する。前記入力端子ＩＮ１〜ＩＮｎは端子
に加わるサージ等のノイズ電圧から内部回路１ｏの破損
を防止するための入力保護回路ＰＣ１〜ＰＣｎを通じて
内部回路１゜とそれぞれ連結されている。出力端子ｏｕ
”ｒｉ〜０ＬＪＴｎは出力バッファ８１〜Ｂｎを通じて
内部回路１０とそれぞれ連結されている。
このような集積回路チップ１のいずれが１つの入力端子
ＩＮ１と電源供給端子ＶＳＳとの間に本発明による識別
回路２Ｃ１設けられている。この識別回路２０は電圧リ
ミッタ２２とオプション手段２４を備える。
電圧リミッタ２２は、入力端子ＩＮＩと電源供給端子Ｖ
ｓｓとの間に加わる入力信号を内部回路１０で受は入れ
るあらかじめ決定されたロジックレベルにレベルリミッ
ティングさせるためのものであり、ドレーンにゲートが
つながったＭＯＳトランジスタスタ〜Ｍｎのダイオード
構成を複数個直列に連結して構成されている。これは各
ＭＯ８ｌ−ランジスタＭ１〜Ｍｎの臨界電圧（ｒｈｒｅ
ｓｈｏ＋ｄｖｏ＋ｔａｇｅ）の和に前記あらかじめ決定
されたロジックレベルを設定することができる。例えば
、入力端子にＴＴＬレベルが加わる場合はおよそ２．５
Ｖ以上、ＣＭＯＳレベルが加わる場合はおよそ＋３ｖ以
上に設定されるのであろう。ここではＭＯＳ　ｔ−ラン
ジスタのダイオード連結構成を使用したが、ＰＮ接合ダ
イオードもしくはツェナダイオード（Ｚｅｎｅｒ　Ｄｉ
ｏｄｅ）などの一方向電流導通素子である臨界電圧をも
つ素子ならば同様にして適用することができる。
オプション手段２４は前記電圧リミッタ２２を通じて流
れる電流の流れをウェハ製造工程中に決定するためのも
ので、電圧リミッタ２２に直列に接続されている。オプ
ション手段２４を備えるため、ウェハ製造工程でよく使
われるヒユーズＦＵもしくは金属配線マスクを通じた配
線形成の有無などの簡単なオプション処理技術が採用さ
れる。
本実施例ではヒユーズＦＵを形成してこのヒユーズＦＵ
をそのまま連結状態におくか、それともし−サージｖｙ
ピング（ｌａｓｅｒ　ｚａｐｐｉｒ＋ｇ）工程を通じて
切るかのオプション処理によって同種のチップ識別情報
を記入することになる。例えば、ＤＲＡＭの製造工程で
前記ヒユーズＦＵをそのまま連結状態に維持した状態の
チップを高速ベージモード動作用ＤＲＡＭと規定すれば
、ニブルモード動作用ＤＲＡＭの場合、前記ヒユーズを
溶解させて断線処理することによって、２つの土−ドの
ＤＲＡＭの分類・識別ができる。すなわち、このように
識別処理されたチップを組立工程のテスト段階で、前記
入力端子ＩＮ１には所定の高電圧源２、例えば＋１５■
位の電圧源を連結し、電源供給端子ＶＳＳには電流計３
を連結してこれを通じて電流の流れの有無をチエツクす
ることによって、電流が流れると高速ベージモード動作
用ＤＲＡＭであり、電流が流れないとニブルモード動作
用ＤＲＡＭであることを識別することができる。
ここで、ニブルモードの場合、ヒユーズが溶断されるの
で、チップの正常の動作時には識別回路２０の有無に関
係なく入力信号が内部回路１０に伝達されるが、高速ベ
ージモードの場合、もし電圧リミッタ２２がなければ入
力端子ＩＮ１にはヒユーズＦＬＩを通じていつも論理“
０″の状態となろう。このような状況を電圧リミッタ２
２により防止できる。すなわち、入力端子ＩＮＩに論理
″０”が加わるときには、内部回路１０に識別回路２０
の連結の有無に関係なく論理“０”が入力されるが、論
理“１Ｎが加わるときは、識別回路２０を通じて電流が
流れるので電圧リミッタ２２で所定電位差を発生させて
、内部回路１０に論理“１″状態が入力される。
前記識別回路２０は入力保護回路ＰＣ１を通じて入力端
子ＩＮ１と連結されるのが望ましい。これは外部サージ
などから識別回路２０を保護してくれる。
第２図は第１図の他の実施例で、これは第１図に図示さ
れた実施例とは異なる電源供給端子Ｖｄｄと入力端子Ｉ
ＮＩとの間に識別回路２０を連結したもので、その他の
構成は第１図と同一である。
識別テスト時に入力端子ＩＮ１に加わる。＋１５■が供
給電圧Ｖｄｄから供給される供給電圧＋５■よりも高い
電圧値を有するのでその動作原理においても第１図と同
一である。
第３図は二種類以上のチップを識別するためにオプショ
ン手段２４を変形させたものである。
第３図において、オプション手段２４Ａはゲートがドレ
ーンに連結されたＭＯＳトランジスタスタ１〜ＭＡｎと
、各ＭＯＳトランジスタＭＡＩ〜ＭＡｎに直列にそれぞ
れ連結されたヒユーズＦＵ１〜ＦＵｎを組合わせたもの
を互いに並列連結して構成されている。
前記のような回路構成によるチップ識別のためにはオプ
ション手段２４Ａを通過した電流量の大小で、識別情報
を下記の表１のように付与することができる。
第４図は二種類以上のチップを識別するための変形され
た識別回路の実施例を示す。第４図において識別回路３
０には電源供給端子Ｖｓｓと３つの入力端子ＩＮ１〜Ｉ
Ｎｎが連結される。この識別回路３０は電圧リミッタ３
２、オプション手段３４およびスイッチ手段３６を具備
する。
電圧リミッタ３２は入力端子ＩＮ３と電源供給端子ＶＳ
Ｓとの間に加わる入力電位差を内部回路１０で受は入れ
るロジックレベルでリミッティングさせ、またこのリミ
ッティングされたロジックレベルを分圧して所定の制御
電圧ＶＲを生ずるように構成する。この電圧リミッタ３
２はゲートをドレーンに連結したＭＯＳトランジスタス
タ１〜ＭＢｎのダイオード構成を複数個直列に連結した
ものと、抵抗Ｒを入力端子ＩＮ３と電源供給端子ＶＳｓ
との間に直列に連結して形成されている。前記抵抗Ｒの
両端に分配される電圧はスイッチ手段３６に制御電圧Ｖ
Ｒとして供給される。
スイッチ手段３６は、入力端子ＩＮ３と入力端子ＩＮ２
との間に連結されるオプション手段３４に直列に連結さ
れ、電流の流れをスイッチングするためのものであって
、前述した電圧リミッタ３２の制御電圧ＶＲによってタ
ーンオンされよう連結されている。このスイッチ手段３
６は、ドレーンが入力端子ＩＮＩに連結され、ゲートに
制御電圧ＶＲが加わりソースが、下記するオプション手
段３４の各対応するヒユーズＦＵＡ１〜ＦＵＡｎに連結
されたＭＯＳ　トランジスタＭＣ１〜ＭＣｎにより構成
されている。
本実施例ではオプション手段３４を複数個のヒユーズＦ
ＬＩＡＩ〜ＦＬＩＡｎによって構成している。これらの
各ヒユーズＦＵＡＩ〜ＦＵＡｎはスイッチ手段３６の各
ＭＯ８トランジスタＭＣ１〜ＭＣｎにそれぞれ連結され
ている。これらの各ヒユーズＦＵＡ１〜ＦＵＡｎとＭｏ
ｓトランジスタスタ１〜ＭＣｎとの直列接続を、入力端
子ＩＮ１と入力端子ＩＮ２との間に並列接続している。
ここで、オプション手段３４の各ヒユーズＦｔＪＡ１〜
ＦＵＡｎは、ウェハ製造工程段階で溶断有無を選択する
ことによって所望の識別情報を提供する。
前述した実施例の識別回路を具備したチップを識別する
ため、入力端子ＩＮ１には、例えば＋５Ｖの所定の電圧
源■を連結し、入力端子ＩＮ２には電流計Ａを連結し、
入力端子ＩＮ３と電源供給端子Ｖとの間に、例えば１５
Ｖの高電圧源ＨＶを連結する。このような電源印加時に
、電圧リミッタ３２を通じて電流が流れるようになり、
抵抗Ｒでは所定電圧が分配され制御電圧ＶＲが発１され
る。この制御電圧ＶＲによりスイッチング手段３６の各
ＭＯＳトランジスタＭＣ１〜ＭＣｎがターンオンされる
。
一方、入力端子ＩＮＩと入力端子ＩＮ２との間の電流の
流れが電流計Ａに表れる。この時ヒユーズＦＵＡ１〜Ｆ
ＵＡｎの溶断処理によって下記の表２のような電流値が
得られる。
したがって、前記電流値によって４つの互いに興なる特
性を有する集積回路チップを識別できる識別情報を、集
積回路チップ上に記入することができる。チップ識別テ
ストを行なわない場合は、前記スイッチング手段３６の
各ＭＯ８トランジスタＭＣ１〜ＭＣｎに抵抗Ｒを通じて
グラウンド電位がゲートに印加されるので正常動作が維
持される。
本発明は前記実施例に限定されるものではなく、必要に
応じて変更することができる。
すなわち、本発明はＭＯ８集積回路に有用であることを
実施例を通じてわかり、特定用途によっているいろの形
態に適用できるということを留意すべきである。したが
って、本発明は特許請求の範囲に示される本発明の技術
的思想および範囲内でいろいろの変形が可能となる。
〔発明の効果〕
以上説明したように本発明の半導体ｌｌ８１ｉ回路チッ
プは、ウェハ製造工程で簡単な回路連結有無のオプショ
ン処理工程を通じてチップ識別情報を記入し、この記入
された識別情報を通常の組立工程のテスト段階で判読す
ることによって同様の集積回路チップを識別し分離処理
することができる。
同種の集積回路チップを識別するための従来の方式とは
異なって、本発明によるＩ！積回路チップにおいては、
既存の入出力端子および電源供給端子を通じて識別をテ
ストするので、既存半導体集積回路チップの製造システ
ムの変形がほとんどなく最大に活用できて経済的である
。また、別途の診断ビンのようなビンの追加が要らない
し、高価なレーザー装備を設獣する必要もない。
表 表
【図面の簡単な説明】
第１図は本発明の識別回路を具備した半導体集積回路チ
ップの一実施例を示す構成図、第２図は本発明の実施例
を示す構成図、第３図は第１図および第２図のオプショ
ン手段の他の実施例を示す回路図、第４図は本発明の更
に他の実施例を示す構成図である。 １・・・半導体集積回路チップ、２・・・＾電圧源、３
・・・電流計、１０・・・内部回路、２０・・・識別回
路、２２．３２・・・電圧リミッタ、２４．２４Ａ、３
４・・・オプション手段、ＰＣ１〜ＰＣｎ・・・入力保
護回路、ＩＮＩ　〜ｌＮｎ−・・入力端子、Ｖｄｄ、　
Ｖｓｓ−・・電源供給端子、ＦＵ・・・ヒユーズ、Ｍ・
・・ＭＯＳトランジスタ、Ｒ・・・抵抗。 出願人代理人　　中　　尾　　俊　　輔第３図 第４図 事件の表示 平成２年特許願第２１９８７１、 発明の名称 半導体集積回路チップ 補正をする者 事件との関係 三星

Claims (1)

  1. 【特許請求の範囲】 １）１対の電源供給端子と入力端子とを有する半導体集
    積回路チップにおいて、 前記いずれか１つの電源供給端子とひとつの入力端子と
    の間に識別回路を具備し、 この識別回路は、 前記電源供給端子と前記入力端子との間の入力電位差を
    リミツティングさせるためにあらかじめ決定された入力
    ロジックレベルを有する電圧リミッタと、 この電圧リミッタに直列に連結され、チップ製造段階で
    電圧リミッタとの電流通路を形成するか否かによつてチ
    ップ識別情報を決定するオプション手段と を具備することを特徴とする半導体集積回路チップ。 ２）前記電圧リミッタは、ゲートがドレーンに連結され
    たＭＯＳトランジスタを複数個直列に連結して、これら
    ＭＯＳトランジスタのゲート対ソースの臨界電圧値の和
    にリミッティング電圧を設定したことを特徴とする請求
    項第１項記載の半導体集積回路チップ。 ３）前記オプション手段をチップ製造工程段階でヒュー
    ズで形成し、このヒューズの溶断有無を以てオプション
    処理が行なわれることを特徴とする請求項第１項記載の
    半導体集積回路チップ。 ４）前記オプション手段は、チップ製造工程段階で金属
    マスクによる金属配線の形成有無を以てオプション処理
    が行なわれることを特徴とする請求項第１項記載の半導
    体集積回路チップ。 ５）前記オプション手段は、ゲートがドレーンに連結さ
    れたＭＯＳトランジスタと、このＭＯＳトランジスタに
    直列に連結されたヒューズとの組合わせを複数個並列連
    結し、 前記ヒューズの溶断された数によつてオプシヨン処理が
    行なわれることを特徴とする請求項第１項記載の半導体
    集積回路チップ。 ６）１対の電源供給端子と少なくとも３つ以上の入力端
    子を有する半導体集積回路チップにおいて、 前記いずれか１つの電源供給端子と前記３つの入力端子
    のうち３つの入力端子がそれぞれ連結された識別回路を
    具備し、 この識別回路は、 前記電源供給端子と前記３つの入力端子のうちいずれか
    ひとつの入力端子との間の電位差をあらかじめ決定され
    た入力ロジックレベルに制限させ、このリミツティング
    された入力ロジックレベルを分圧して所定レベルの制限
    電圧を発生するための電圧リミッタと、 前記３つの入力端子のうち残りの２つの入力端子の間の
    電流の流れをチップ製造工程段階で決定するためのオプ
    ション手段と、 前記オプション手段に直列に連結され前記電圧リミッタ
    から供給される前記制御電圧によりターンオンされるス
    イッチ手段と を具備することを特徴とする半導体集積回路チップ。 ７）前記電圧リミッタは、ゲートがドレーンに連なるＭ
    ＯＳトランジスタのダイオード構成の複数個と、抵抗を
    直列連結して、前記抵抗両端に分圧される電圧を前記ス
    イッチ手段に供給する制御電圧を発生することを特徴と
    する請求項第６項記載の半導体集積回路チップ。 ８）前記オプション手段は複数個のヒューズを含み、該
    各複数個のヒューズと直列接続された複数個のＭＯＳト
    ランジスタを含み、該ＭＯＳトランジスタはそのゲート
    に印加される制御電圧によってターンオンされ、前記チ
    ップの識別情報は前記ヒューズの溶断個数により決定さ
    れることを特徴とする請求項第６項記載の半導体集積回
    路チップ。
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