JPH02122287A - 半導体回路装置 - Google Patents
半導体回路装置Info
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- JPH02122287A JPH02122287A JP63275280A JP27528088A JPH02122287A JP H02122287 A JPH02122287 A JP H02122287A JP 63275280 A JP63275280 A JP 63275280A JP 27528088 A JP27528088 A JP 27528088A JP H02122287 A JPH02122287 A JP H02122287A
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- 239000004065 semiconductor Substances 0.000 title claims description 11
- 238000012360 testing method Methods 0.000 claims abstract description 38
- 238000010586 diagram Methods 0.000 description 11
- 230000000694 effects Effects 0.000 description 3
- 230000002411 adverse Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
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- Tests Of Electronic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目次〕
概要
産業上の利用分野
従来の技術
発明が解決しようとする課題
課題を解決するだめの手段
作用
実施例
本発明の第１の実施例
本発明の第２の実施例
本発明の第３の実施例
発明の効果
（第１．２図）
（第３図）
（第４図）
〔概要〕
識別回路を含む半導体回路装置に関し、識別回路の試験
精度を改善することを目的とし、一対の入力端に加えら
れた基準信号およびブタ信号の電位大小関係を識別して
出力論理を決定する識別回路を有する半導体回路装置に
おいて、必要に応じて試験用の基準信号およびデータ信
号が印加される一対のパットと、該一対のバット間に直
列に接続された複数の抵抗からなる抵抗群と、該抵抗群
のうち所定の抵抗の両端を前記識別回路の一対の入力端
の夫々に接続する配線と、を備えて構成し、 また、前記所定の抵抗の一端にベースが接続され、エミ
ッタが前記識別回路の入力端の一方に接続された第１の
トランジスタと、前記所定の抵抗の他端にベースが接続
され、エミッタが前記識別回路の入力端の他方に接続さ
れた第２のトランジスタと、を備えて構成している。
精度を改善することを目的とし、一対の入力端に加えら
れた基準信号およびブタ信号の電位大小関係を識別して
出力論理を決定する識別回路を有する半導体回路装置に
おいて、必要に応じて試験用の基準信号およびデータ信
号が印加される一対のパットと、該一対のバット間に直
列に接続された複数の抵抗からなる抵抗群と、該抵抗群
のうち所定の抵抗の両端を前記識別回路の一対の入力端
の夫々に接続する配線と、を備えて構成し、 また、前記所定の抵抗の一端にベースが接続され、エミ
ッタが前記識別回路の入力端の一方に接続された第１の
トランジスタと、前記所定の抵抗の他端にベースが接続
され、エミッタが前記識別回路の入力端の他方に接続さ
れた第２のトランジスタと、を備えて構成している。
（産業上の利用分野〕
本発明は、識別回路を含む半導体回路装置に関し、特に
、微小電圧を用いて識別回路を試験する際の試験精度改
善を意図した半導体回路装置に関する。
、微小電圧を用いて識別回路を試験する際の試験精度改
善を意図した半導体回路装置に関する。
一対の入力信号の電位関係で出力論理を決定する例えば
１ミＣ１−回路等の識別回路を試験する場合、極めて微
小な電位差（例えば１０ｍＶ）の一対の信号を試験信号
として与える必要がある。
１ミＣ１−回路等の識別回路を試験する場合、極めて微
小な電位差（例えば１０ｍＶ）の一対の信号を試験信号
として与える必要がある。
（従来の技術］
従来、この種の識別回路を製造段階で試験する場合、例
えば、Ｙ ＨＰ社製のｒ４１４５Ｂｊやアトハンチスト 電源装置（以下、Ｐ／Ｓ ）を有する自動ＩＣテスタで
上記微小な電位差の一対の試験信号を作り、これを試験
回路の入力端に印加し、出力論理レベルをモニタして識
別動作の良否判定を行っていた。
えば、Ｙ ＨＰ社製のｒ４１４５Ｂｊやアトハンチスト 電源装置（以下、Ｐ／Ｓ ）を有する自動ＩＣテスタで
上記微小な電位差の一対の試験信号を作り、これを試験
回路の入力端に印加し、出力論理レベルをモニタして識
別動作の良否判定を行っていた。
因に、上記ｒ ４ １． ４ ５ Ｂ Ｊの諸元は、）
電圧範囲 ±２０Ｖ ｉｉ ） 確度 士（０．１％＋１０ｍ Ｖ 十Ｑ，４
Ω×１０）但し、■ｏ ：出力電流 であり、 また、上記’Ｔ３３４０Ｊの諸元は、 ｌ）電圧範囲 ±２■、±８■ １１）確度 ±２■で、 ±（０．２％＋２ｍＶ＋０．６ ｍＶ／１０ｍＡ）±８
■で、 ±（０．２％＋４ ｍ Ｖ ＋０．６ ｍ Ｖ ／１０
ｒｎ Ａ ）である。
電圧範囲 ±２０Ｖ ｉｉ ） 確度 士（０．１％＋１０ｍ Ｖ 十Ｑ，４
Ω×１０）但し、■ｏ ：出力電流 であり、 また、上記’Ｔ３３４０Ｊの諸元は、 ｌ）電圧範囲 ±２■、±８■ １１）確度 ±２■で、 ±（０．２％＋２ｍＶ＋０．６ ｍＶ／１０ｍＡ）±８
■で、 ±（０．２％＋４ ｍ Ｖ ＋０．６ ｍ Ｖ ／１０
ｒｎ Ａ ）である。
しかしながら、従来の方法にあっては、Ｐ／Ｓで作られ
た微小電圧を試験回路の入力端に直接印加していたため
、Ｐ／Ｓの絶対誤差の影響を受け、例えば、代表的なＰ
／Ｓの絶対誤差を２ｍＶとすると、この２ｍＶはＰ／Ｓ
の出力電圧の大きさに拘らずほぼ一定の値を保つので、
このＰ／Ｓからの出力電圧を仮に１０ｍＶとすれば、出
力電圧に占める絶対誤差の割合か２ ｍ Ｖ／１０ｍ
Ｖ ＝２０％となり、試験精度に１２０％もの悪影響を
与えることとなってしまう。すなわち、高精度なＰ／Ｓ
でも若干の絶対ａ呉差は避げられないから、このＰ／Ｓ
の出力電圧を微小な電圧域で使用する場合は、上記絶対
誤差の占める割合が増加する結果、試験精度を改善でき
ないといった問題点があった。
た微小電圧を試験回路の入力端に直接印加していたため
、Ｐ／Ｓの絶対誤差の影響を受け、例えば、代表的なＰ
／Ｓの絶対誤差を２ｍＶとすると、この２ｍＶはＰ／Ｓ
の出力電圧の大きさに拘らずほぼ一定の値を保つので、
このＰ／Ｓからの出力電圧を仮に１０ｍＶとすれば、出
力電圧に占める絶対誤差の割合か２ ｍ Ｖ／１０ｍ
Ｖ ＝２０％となり、試験精度に１２０％もの悪影響を
与えることとなってしまう。すなわち、高精度なＰ／Ｓ
でも若干の絶対ａ呉差は避げられないから、このＰ／Ｓ
の出力電圧を微小な電圧域で使用する場合は、上記絶対
誤差の占める割合が増加する結果、試験精度を改善でき
ないといった問題点があった。
［発明の目的］
そこで、本発明は、識別回路の試験に必要な微小な電圧
に対して比較的Ｑこ大きな出力電圧をＰ／Ｓて作り、こ
れを抵抗分圧して必要な微小電圧にして識別回路の入力
端に加えるごとにより、絶対誤差の占める割合を少なく
して試験精度を改善することを目的としている。
に対して比較的Ｑこ大きな出力電圧をＰ／Ｓて作り、こ
れを抵抗分圧して必要な微小電圧にして識別回路の入力
端に加えるごとにより、絶対誤差の占める割合を少なく
して試験精度を改善することを目的としている。
（課題を解決するための手段）
本発明に係る半導体回路装置は一Ｆ記目的を達成するた
めに、一対の入力端に加えられた基準信号およびデータ
信号の電位大小関係を識別して出力論理を決定する識別
回路を有する半導体回路装置において、必要に応して試
験用の基準信号およびデータ信号が印加される一対のバ
ットと、該一対のバット間に直列に接続された複数の抵
抗からなる抵抗群と、該抵抗群のうち所定の抵抗の両端
を前記識別回路の一対の入力端の夫々に接続する配線と
、を備えて構成し、 また、前記所定の抵抗の一端にベースが接続され、エミ
ッタが前記識別回路の入力端の一方に接続された第１の
トランジスタと、前記所定の抵抗の他端にベースが接続
され、エミッタが前記識別回路の入力端の他方に接続さ
れた第２のトランジスタと、を備えて構成している。
めに、一対の入力端に加えられた基準信号およびデータ
信号の電位大小関係を識別して出力論理を決定する識別
回路を有する半導体回路装置において、必要に応して試
験用の基準信号およびデータ信号が印加される一対のバ
ットと、該一対のバット間に直列に接続された複数の抵
抗からなる抵抗群と、該抵抗群のうち所定の抵抗の両端
を前記識別回路の一対の入力端の夫々に接続する配線と
、を備えて構成し、 また、前記所定の抵抗の一端にベースが接続され、エミ
ッタが前記識別回路の入力端の一方に接続された第１の
トランジスタと、前記所定の抵抗の他端にベースが接続
され、エミッタが前記識別回路の入力端の他方に接続さ
れた第２のトランジスタと、を備えて構成している。
本発明では、一対のバッド間に印加された試験電圧が抵
抗群によって分圧され、該抵抗群のなかの所定の抵抗両
端に現れた微小な電圧が識別回路の入力端に加えられる
。
抗群によって分圧され、該抵抗群のなかの所定の抵抗両
端に現れた微小な電圧が識別回路の入力端に加えられる
。
したがって、上記試験電圧を作るＰ／Ｓの絶対誤差を例
えば２ ｍ Ｖとし、分圧比を１０：１として、必要な
微小電圧を１０ｒｎＶとした場合には、Ｐ／Ｓでばｌｏ
ＯｍＶの試験電圧を作ればよいことになり、この１００
ｍＶに占める絶対誤差（２ｍＶ）の割合を従来の２０％
から２％へと小さくすることができ、それだけ試験精度
を改善することができる。
えば２ ｍ Ｖとし、分圧比を１０：１として、必要な
微小電圧を１０ｒｎＶとした場合には、Ｐ／Ｓでばｌｏ
ＯｍＶの試験電圧を作ればよいことになり、この１００
ｍＶに占める絶対誤差（２ｍＶ）の割合を従来の２０％
から２％へと小さくすることができ、それだけ試験精度
を改善することができる。
〔実施例］
以下、本発明を図面に基づいて説明する。
第１図は本発明の第１実施例を示す図である。
第１図において、■は識別回路であり、識別回路１は、
例えば第２図にその回路図を示すように、エミッタカッ
プルトランジスタＴ１、Ｔ２、エミッタフォロワ出力１
−ランジスクＴ３、エミッタフォロワ入力トランジスタ
Ｔ４、Ｔ３、抵抗Ｒ１、Ｒ２、ＲＪ、Ｒ４、Ｒ５および
定電流源１１を有するＥＣＬ回路である。ここで識別回
路１は一対の入力端Ａ、Ｂに加えられた信号の電位関係
がＡ〉Ｂのとき出力論理を°′Ｈ“レベルにし、Ａ＜Ｂ
のときに出力論理を“Ｌ”レベルにするもので、通常、
ＡＢ大入力一方を基準（ＲＥＦ）、他方をデータ（ＤＡ
ＴＡ）とし、ＤＡＴＡレヘルレベ準よりも大きいか若し
くは小ざいかを識別するのに用いられる。なお、ここで
は便宜的にＢ側をＲＥＦ、Ａ側をＤＡＴＡとする。再び
第１図において、識別回路１の入力端Ａ、Ｂは配線り、
、Ｒ２を介してチップ外縁に設けられた第１のパッド
２および第２のパッド３に接続されており、配線し１、
Ｒ２の途中から分岐した配線しＩａｓ Ｌ ｚＢは夫々
第１のトランジスタＴ１１および第２のトランジスタＴ
１□のエミッタに接続され、Ｔ１、Ｔ１□のコレクタは
正電源線Ｖ ｃｃに接続され、夫々のベースは所定の抵
抗としての抵抗Ｒ，の両端に接続されている。抵抗Ｒ，
は抵抗Ｒ１、Ｒｃとともに抵抗群４を構成し、抵抗群４
の両端は配線Ｌ３、Ｒ４を介してチップ外縁に設けられ
た第３のパッド５および第４のパッド６（一対のバンド
）に接続されている。
例えば第２図にその回路図を示すように、エミッタカッ
プルトランジスタＴ１、Ｔ２、エミッタフォロワ出力１
−ランジスクＴ３、エミッタフォロワ入力トランジスタ
Ｔ４、Ｔ３、抵抗Ｒ１、Ｒ２、ＲＪ、Ｒ４、Ｒ５および
定電流源１１を有するＥＣＬ回路である。ここで識別回
路１は一対の入力端Ａ、Ｂに加えられた信号の電位関係
がＡ〉Ｂのとき出力論理を°′Ｈ“レベルにし、Ａ＜Ｂ
のときに出力論理を“Ｌ”レベルにするもので、通常、
ＡＢ大入力一方を基準（ＲＥＦ）、他方をデータ（ＤＡ
ＴＡ）とし、ＤＡＴＡレヘルレベ準よりも大きいか若し
くは小ざいかを識別するのに用いられる。なお、ここで
は便宜的にＢ側をＲＥＦ、Ａ側をＤＡＴＡとする。再び
第１図において、識別回路１の入力端Ａ、Ｂは配線り、
、Ｒ２を介してチップ外縁に設けられた第１のパッド
２および第２のパッド３に接続されており、配線し１、
Ｒ２の途中から分岐した配線しＩａｓ Ｌ ｚＢは夫々
第１のトランジスタＴ１１および第２のトランジスタＴ
１□のエミッタに接続され、Ｔ１、Ｔ１□のコレクタは
正電源線Ｖ ｃｃに接続され、夫々のベースは所定の抵
抗としての抵抗Ｒ，の両端に接続されている。抵抗Ｒ，
は抵抗Ｒ１、Ｒｃとともに抵抗群４を構成し、抵抗群４
の両端は配線Ｌ３、Ｒ４を介してチップ外縁に設けられ
た第３のパッド５および第４のパッド６（一対のバンド
）に接続されている。
次に作用を説明する。
識別回路ｌを試験する際には、第３のバット５および第
４のパッド６にＰ／Ｓを接続し、Ｐ／Ｓで作られた試験
電圧Ｅ７を印加する。試験電圧Ｅ１は抵抗群４の各抵抗
Ｒ，，Ｒ，、Ｒｃによって分圧され、例えばＲ８−１、
Ｒ，−Ｒｃ＝４．５とすれば、分圧比は１０：１となり
、Ｒ，の両端にはＥＲａ＝ＥＴ／１０なる電圧が現れる
。Ｒ，の一方６７ Ｎ、の電位はＴ１１のベース・エミ
ッタを介してＬｌａ上に取り出され、Ｒ，他方端Ｎ２の
電位はＴ２のベース・エミッタを介してＬｅａ上に取り
出される。ここで、Ｔｏ、Ｔ１□の特性が揃っていると
すれば、Ｌｌａｓ Ｌｚａ間の電位差は上記ＥＲ，と等
しい。Ｌｌａｓ Ｌｌａの電位差は識別回路１のＡ、
Ｂに印加され、例えばＥ、 ＣＬ回路である識別回路１
はこの電位差に従ってその出力論理レベルを決定する。
４のパッド６にＰ／Ｓを接続し、Ｐ／Ｓで作られた試験
電圧Ｅ７を印加する。試験電圧Ｅ１は抵抗群４の各抵抗
Ｒ，，Ｒ，、Ｒｃによって分圧され、例えばＲ８−１、
Ｒ，−Ｒｃ＝４．５とすれば、分圧比は１０：１となり
、Ｒ，の両端にはＥＲａ＝ＥＴ／１０なる電圧が現れる
。Ｒ，の一方６７ Ｎ、の電位はＴ１１のベース・エミ
ッタを介してＬｌａ上に取り出され、Ｒ，他方端Ｎ２の
電位はＴ２のベース・エミッタを介してＬｅａ上に取り
出される。ここで、Ｔｏ、Ｔ１□の特性が揃っていると
すれば、Ｌｌａｓ Ｌｚａ間の電位差は上記ＥＲ，と等
しい。Ｌｌａｓ Ｌｌａの電位差は識別回路１のＡ、
Ｂに印加され、例えばＥ、 ＣＬ回路である識別回路１
はこの電位差に従ってその出力論理レベルを決定する。
今、識別回路１を試験するために、Ａ、Ｂ間に１０ｍＶ
の微小電圧を印加する場合を考える。この場合、抵抗群
４の分圧比を上述したようにｌＯ：１とすれば、Ｐ／Ｓ
では１０ｍ Ｖ Ｘ１０＝１００ ｍ Ｖを作ればよい
。例えばＰ／Ｓの精度を定格誤差０．１％、絶対誤差２
ｍ Ｖとした場合に、このＰ／Ｓてｌ Ｑ ｍＶの電
圧を作ると、トータルの誤差Δ■は、ΔＶ ＝ｌＱｍ
Ｖ ＸＱ、ｌ ％＋２ ｍ Ｖ −２，０１ｍ Ｖとな
り、およそ２０％の誤差となるが、同じＰ／Ｓで分圧比
倍（１０倍）の１００ｍＶを作ると、 ΔＶ ＝２．０１ｍ Ｖ／１０＝０．２０１ ｒｎ Ｖ
となり、およそ２％の誤差で済む。ずなわら、Ｐ ／
Ｓの出力電圧を試験に必要な微小電圧よりも抵抗群４の
分圧比倍大きくすることができるので、Ｐ／Ｓの出力電
圧に占める絶対誤差の割合を相対的に小さくすることが
できる結果、識別回路１の入力端Ａ、Ｂに印加する微小
電圧を正確なものとすることができ、試験精度を改善す
ることができる。
の微小電圧を印加する場合を考える。この場合、抵抗群
４の分圧比を上述したようにｌＯ：１とすれば、Ｐ／Ｓ
では１０ｍ Ｖ Ｘ１０＝１００ ｍ Ｖを作ればよい
。例えばＰ／Ｓの精度を定格誤差０．１％、絶対誤差２
ｍ Ｖとした場合に、このＰ／Ｓてｌ Ｑ ｍＶの電
圧を作ると、トータルの誤差Δ■は、ΔＶ ＝ｌＱｍ
Ｖ ＸＱ、ｌ ％＋２ ｍ Ｖ −２，０１ｍ Ｖとな
り、およそ２０％の誤差となるが、同じＰ／Ｓで分圧比
倍（１０倍）の１００ｍＶを作ると、 ΔＶ ＝２．０１ｍ Ｖ／１０＝０．２０１ ｒｎ Ｖ
となり、およそ２％の誤差で済む。ずなわら、Ｐ ／
Ｓの出力電圧を試験に必要な微小電圧よりも抵抗群４の
分圧比倍大きくすることができるので、Ｐ／Ｓの出力電
圧に占める絶対誤差の割合を相対的に小さくすることが
できる結果、識別回路１の入力端Ａ、Ｂに印加する微小
電圧を正確なものとすることができ、試験精度を改善す
ることができる。
なお、抵抗群４を備えたことで識別回路１の入力インピ
ーダンス変化が懸念されるが、両者の間には、ＴＩＩ、
Ｔ１□の夫々のベース・エミッタ接合が逆方向で挿入さ
れているために、そのおそれはない。しかも、Ｔｌｌ、
Ｔ１□を両者の間に介装したことで、識別回路１の入力
インピーダンスを考慮するすることなく、分圧比をＲａ
、Ｒ，、Ｒｃの抵抗比のみによって決めることができる
。
ーダンス変化が懸念されるが、両者の間には、ＴＩＩ、
Ｔ１□の夫々のベース・エミッタ接合が逆方向で挿入さ
れているために、そのおそれはない。しかも、Ｔｌｌ、
Ｔ１□を両者の間に介装したことで、識別回路１の入力
インピーダンスを考慮するすることなく、分圧比をＲａ
、Ｒ，、Ｒｃの抵抗比のみによって決めることができる
。
第３図は本発明の第２実施例を示す図であり、第１実施
例の構成に加えて、Ｔ、、、Ｔ、□の夫々のエミッタを
抵抗Ｒ１０、Ｒ１□を介して負電源線■５．：に接続す
るようにしたものである。さらに、第２実施例を発展さ
せてＴ１０、Ｒ１，およびＴ１□、Ｒ１□で構成される
エミッタフォロワを複数段としてもよい。また、図示は
しないが、第１実施例および第２実施例において、Ｔｌ
ｌ、 Ｔ１２の夫々にトランジスタを追加してダーリン
トン接続としてもよい。
例の構成に加えて、Ｔ、、、Ｔ、□の夫々のエミッタを
抵抗Ｒ１０、Ｒ１□を介して負電源線■５．：に接続す
るようにしたものである。さらに、第２実施例を発展さ
せてＴ１０、Ｒ１，およびＴ１□、Ｒ１□で構成される
エミッタフォロワを複数段としてもよい。また、図示は
しないが、第１実施例および第２実施例において、Ｔｌ
ｌ、 Ｔ１２の夫々にトランジスタを追加してダーリン
トン接続としてもよい。
な才ヌ、上記第１、第２実施例において、′ｒ１８、Ｔ
２を夫々ｎ ｐ ｎ ）ランシスタで図示したが、これ
に限らず、ｐ ｎ ｐ ｉランジスつてもよい。要は同
一タイプのものであればよい。さらに、上記第１、第２
実施例において、Ｔｌｌ、 ＴＩ２の電源Ｖｃｃ、Ｖｌ
をそれぞれ識別回路１の電源Ｖ ｃｃａ 、ＶＥＥａと
は別電源としてＶ。、＞ＶＬｃ、およびＶ ＥＥ ＜
Ｖ ＥＥａとすることにより、識別回路１の入力端に印
加する試験電圧の人きさを識別回路１の電源Ｖ ｃ ｃ
ａ、ＶＥＦ’ｌを超えたものとすることができ、試験
環境の面で好ましい。
２を夫々ｎ ｐ ｎ ）ランシスタで図示したが、これ
に限らず、ｐ ｎ ｐ ｉランジスつてもよい。要は同
一タイプのものであればよい。さらに、上記第１、第２
実施例において、Ｔｌｌ、 ＴＩ２の電源Ｖｃｃ、Ｖｌ
をそれぞれ識別回路１の電源Ｖ ｃｃａ 、ＶＥＥａと
は別電源としてＶ。、＞ＶＬｃ、およびＶ ＥＥ ＜
Ｖ ＥＥａとすることにより、識別回路１の入力端に印
加する試験電圧の人きさを識別回路１の電源Ｖ ｃ ｃ
ａ、ＶＥＦ’ｌを超えたものとすることができ、試験
環境の面で好ましい。
第４図は本発明の第３実施例を示す図であり、識別回路
１が通常のＥＣＬ識別回路のように比較的大きな人力イ
ンピーダンスでかつ、ＡＢ間の抵抗が問題にならない場
合に適用して好ましいものである。本実施例において、
第１実施例および第２実施例と相違する点は、Ｔ１、Ｔ
１□が除かれてＲ３両端が識別回路１の入力端Ａ、Ｂに
直接に接続されている点である。この場合、識別回路１
の入力端に加えられる電圧は抵抗群４の各抵抗Ｒ４、Ｒ
ｂ、Ｒｔの値によって決められる分圧比に依存する。な
お、Ｒ，の値は、識別回路のＡＢ間の入力インピーダン
スに対して充分に小さな値とする必要がある。次表１は
、本第３実施例における回路定数の好ましい値を参考ま
でに示すものである。
１が通常のＥＣＬ識別回路のように比較的大きな人力イ
ンピーダンスでかつ、ＡＢ間の抵抗が問題にならない場
合に適用して好ましいものである。本実施例において、
第１実施例および第２実施例と相違する点は、Ｔ１、Ｔ
１□が除かれてＲ３両端が識別回路１の入力端Ａ、Ｂに
直接に接続されている点である。この場合、識別回路１
の入力端に加えられる電圧は抵抗群４の各抵抗Ｒ４、Ｒ
ｂ、Ｒｔの値によって決められる分圧比に依存する。な
お、Ｒ，の値は、識別回路のＡＢ間の入力インピーダン
スに対して充分に小さな値とする必要がある。次表１は
、本第３実施例における回路定数の好ましい値を参考ま
でに示すものである。
表１
】
（発明の効果］
本発明によれば、識別回路の試験に必要な微小な電圧に
対して仕較的に大きな出力電圧をＰ／Ｓで作り、これを
抵抗分圧して上記必要な微小電圧とすることかできる。
対して仕較的に大きな出力電圧をＰ／Ｓで作り、これを
抵抗分圧して上記必要な微小電圧とすることかできる。
したがって、Ｐ／Ｓの絶対誤差の占める割合を抵抗分圧
の比だけ小さなものとすることがてき、識別回路に印加
する試験電圧を正確なものどして試験精度を改善するこ
とができる。
の比だけ小さなものとすることがてき、識別回路に印加
する試験電圧を正確なものどして試験精度を改善するこ
とができる。
第】、２図は本発明の第１実施例を示す図であり、
第１図はその構成図、
第２図はその識別回路の回路図、
第３Ｖは本発明の第２実施例を示すその構成図、第４図
は本発明の第３実施例を示すその構成図である。 １・・・・・・識別回路、 ４・・・・・・抵抗群、 ・・・・・・抵抗（所定の抵抗）、 １・・・・・・第１のトランジスタ、 ２・・・・・・第２のトランジスタ、 Ｌ２、’Ｌ、ａ、 Ｌ２ａ、、、、、、配線、Ｂ・・・
・・・入力端（一対の入力端）理 人 弁理士 井 １行 貞 第 図 Ｅ 第２掲冊リーし 第 図
は本発明の第３実施例を示すその構成図である。 １・・・・・・識別回路、 ４・・・・・・抵抗群、 ・・・・・・抵抗（所定の抵抗）、 １・・・・・・第１のトランジスタ、 ２・・・・・・第２のトランジスタ、 Ｌ２、’Ｌ、ａ、 Ｌ２ａ、、、、、、配線、Ｂ・・・
・・・入力端（一対の入力端）理 人 弁理士 井 １行 貞 第 図 Ｅ 第２掲冊リーし 第 図
Claims (2)
- （１）一対の入力端に加えられた基準信号およびデータ
信号の電位大小関係を識別して出力論理を決定する識別
回路を有する半導体回路装置において、 必要に応じて試験用の基準信号およびデータ信号が印加
される一対のパッドと、 該一対のパッド間に直列に接続された複数の抵抗からな
る抵抗群と、 該抵抗群のうち所定の抵抗の両端を前記識別回路の一対
の入力端の夫々に接続する配線と、を備えたことを特徴
とする半導体回路装置。 - （２）前記所定の抵抗の一端にベースが接続され、エミ
ッタが前記識別回路の入力端の一方に接続された第１の
トランジスタと、 前記所定の抵抗の他端にベースが接続され、エミッタが
前記識別回路の入力端の他方に接続された第２のトラン
ジスタと、を備えたことを特徴とする請求項１記載の半
導体回路装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63275280A JPH02122287A (ja) | 1988-10-31 | 1988-10-31 | 半導体回路装置 |
| DE89119923T DE68913902D1 (de) | 1988-10-31 | 1989-10-26 | Integrierte Schaltung mit einer Signaldiskriminierungsschaltung und Verfahren zu deren Prüfung. |
| EP89119923A EP0367115B1 (en) | 1988-10-31 | 1989-10-26 | Integrated circuit device having signal discrimination circuit and method of testing the same |
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| JP63275280A JPH02122287A (ja) | 1988-10-31 | 1988-10-31 | 半導体回路装置 |
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| JPH02122287A true JPH02122287A (ja) | 1990-05-09 |
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ID=17553226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63275280A Pending JPH02122287A (ja) | 1988-10-31 | 1988-10-31 | 半導体回路装置 |
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| Country | Link |
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| JP (1) | JPH02122287A (ja) |
-
1988
- 1988-10-31 JP JP63275280A patent/JPH02122287A/ja active Pending
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