JP6862321B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
電力用の半導体装置の一例として、半導体層に設けられたトレンチ内にゲート電極を有するトレンチゲート構造のＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等の縦型トランジスタがある。トレンチ内にゲート電極を設けることで、集積度が向上し、縦型トランジスタのオン電流を増加させることが可能となる。
トレンチゲート構造の縦型トランジスタの耐圧を向上させるために、トレンチフィールドプレート構造が採用される。トレンチフィールドプレート構造は、トレンチ内のゲート電極の下部に半導体層と絶縁膜で分離されたフィールドプレート電極を設けることで、半導体層内の電界分布を制御し縦型トランジスタの耐圧を向上させる。
トレンチの終端部では、構造上半導体層内の電界が高くなり、低い電圧でアバランシェブレークダウンが生じるおそれがある。このため、トレンチの終端部に起因して、縦型トランジスタの耐圧が劣化するという問題がある。
特開２００２−２０３９６４号公報
本発明が解決しようとする課題は、トレンチフィールドプレート構造を有する縦型トランジスタの耐圧の向上を可能とする半導体装置を提供することにある。
実施形態の半導体装置は、第１の面と、前記第１の面と対向する第２の面を有する半導体層と、前記第１の面に接する第１の電極と、前記第２の面に接する第２の電極と、前記半導体層の中に設けられ、前記第１の面に略平行な第１の方向に伸長する複数の第１のトレンチと、前記半導体層の中に設けられ、前記複数の第１のトレンチを囲む第２のトレンチと、前記複数の第１のトレンチの、それぞれの中に設けられたゲート電極と、前記複数の第１のトレンチの、それぞれの中に設けられ、前記ゲート電極と前記第２の面との間に設けられた第１のフィールドプレート電極と、前記複数の第１のトレンチの、それぞれの中に設けられ、前記ゲート電極と前記半導体層との間に位置し第１の膜厚を有する第１の部分と、前記第１のフィールドプレート電極と前記半導体層との間に位置し前記第１の膜厚よりも厚い第２の膜厚を有する第２の部分と、前記第１のフィールドプレート電極と前記半導体層との間の前記第２の部分と前記第２の面との間に位置し前記第２の膜厚よりも厚い第３の膜厚を有する第３の部分と、を有する第１の絶縁層と、前記第２のトレンチの中に設けられた第２のゲート電極と、前記第２のトレンチの中に設けられ、前記第２のゲート電極と前記第２の面との間に設けられた第２のフィールドプレート電極と、前記第２のトレンチの中に設けられ、前記第２のフィールドプレート電極と前記半導体層との間に設けられた第２の絶縁層と、前記半導体層の中に設けられ、前記複数の第１のトレンチの中の隣接する２本の第１のトレンチの間に位置する第１導電型の第１の半導体領域と、前記半導体層の中に設けられ、前記第１の半導体領域と前記第２の面との間に位置する第２導電型の第２の半導体領域と、前記半導体層の中に設けられ、前記第１の半導体領域と前記第１の電極との間に位置し、前記第１の電極に電気的に接続された第２導電型の第３の半導体領域と、を備える。
第１の実施形態の半導体装置の模式平面図。 第１の実施形態の半導体装置の一部の模式平面図。 第１の実施形態の半導体装置の一部の模式断面図。 第１の実施形態の半導体装置の一部の模式断面図。 第１の比較形態の半導体装置の模式断面図及び電界分布図。 第２の比較形態の半導体装置の模式断面図及び電界分布図。 第１及び第２の比較形態の半導体装置の模式平面図。 第１及び第２の比較形態の半導体装置の一部の模式平面図。 第１の比較形態の半導体装置の一部の模式断面図。 第２の比較形態の半導体装置の一部の模式断面図。 第１の比較形態の半導体装置の模式平面図及び電界分布図。 第２の比較形態の半導体装置の模式平面図及び電界分布図。 第１の実施形態の変形例の半導体装置の一部の模式断面図。 第２の実施形態の半導体装置の一部の模式断面図。 第３の実施形態の半導体装置の一部の模式平面図。 第４の実施形態の半導体装置の一部の模式平面図。 第５の実施形態の半導体装置の模式平面図。 第５の実施形態の半導体装置の一部の模式平面図。 第６の実施形態の半導体装置の模式平面図。 第６の実施形態の半導体装置の一部の模式平面図。 第７の実施形態の半導体装置の模式平面図。 第８の実施形態の半導体装置の模式平面図。 第８の実施形態の半導体装置の一部の模式平面図。 第８の実施形態の半導体装置の一部の模式断面図。 第８の実施形態の半導体装置の一部の模式断面図。 第８の実施形態の半導体装置の模式平面図及び電界分布図。 第９の実施形態の半導体装置の一部の模式断面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
本明細書中、ｎ＋型、ｎ型、ｎ−型との表記がある場合、ｎ＋型、ｎ型、ｎ−型の順でｎ型の不純物濃度が低くなっていることを意味する。また、ｐ＋型、ｐ型、ｐ−型の表記がある場合、ｐ＋型、ｐ型、ｐ−型の順で、ｐ型の不純物濃度が低くなっていることを意味する。
（第１の実施形態）
本実施形態の半導体装置は、第１の面と、第１の面と対向する第２の面を有する半導体層と、第１の面に接する第１の電極と、第２の面に接する第２の電極と、半導体層の中に設けられ、第１の面に略平行な第１の方向に伸長する複数の第１のトレンチと、半導体層の中に設けられ、複数の第１のトレンチを囲む第２のトレンチと、複数の第１のトレンチの、それぞれの中に設けられたゲート電極と、複数の第１のトレンチの、それぞれの中に設けられ、ゲート電極と第２の面との間に設けられた第１のフィールドプレート電極と、複数の第１のトレンチの、それぞれの中に設けられ、ゲート電極と半導体層との間に位置し第１の膜厚を有する第１の部分と、第１のフィールドプレート電極と半導体層との間に位置し第１の膜厚よりも厚い第２の膜厚を有する第２の部分と、第１のフィールドプレート電極と半導体層との間の第２の部分と第２の面との間に位置し第２の膜厚よりも厚い第３の膜厚を有する第３の部分と、を有する第１の絶縁層と、第２のトレンチの中に設けられた第２のフィールドプレート電極と、第２のトレンチの中に設けられ、第２のフィールドプレート電極と半導体層との間に設けられた第２の絶縁層と、半導体層の中に設けられ、複数の第１のトレンチの中の隣接する２本の第１のトレンチの間に位置する第１導電型の第１の半導体領域と、半導体層の中に設けられ、第１の半導体領域と第２の面との間に位置する第２導電型の第２の半導体領域と、半導体層の中に設けられ、第１の半導体領域と第１の電極との間に位置し、第１の電極に電気的に接続された第２導電型の第３の半導体領域と、を備える。
図１は、本実施形態の半導体装置の模式平面図である。図２は、本実施形態の半導体装置の一部の模式平面図である。図２は、図１の枠線Ａで囲った部分の模式平面図である。図３は、本実施形態の半導体装置の一部の模式断面図である。図３（ａ）は、図２のＹ１−Ｙ１’断面、図３（ｂ）は図２のＹ２−Ｙ２’断面である。図４は、本実施形態の半導体装置の一部の模式断面図である。図４は、図２のＸ１−Ｘ１’断面である。
本実施形態の半導体装置は、半導体層に形成されたトレンチの中にゲート電極を備える縦型のトレンチゲート構造の縦型ＭＯＳＦＥＴである。本実施形態の縦型ＭＯＳＦＥＴは、トレンチフィールドプレート構造を備える。本実施形態の縦型ＭＯＳＦＥＴは、電子をキャリアとするｎチャネル型トランジスタである。
本実施形態の縦型ＭＯＳＦＥＴは、半導体層１０、セルトレンチＣＴ１（第１のトレンチ）、終端トレンチＴＴ１（第２のトレンチ）、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、ドレイン領域１６、ドリフト領域１８（第２の半導体領域）、ベース領域２０（第１の半導体領域）、ソース領域２２（第３の半導体領域）、ベースコンタクト領域２４、セルゲート電極３０（第１のゲート電極）、セルフィールドプレート電極３２（第１のフィールドプレート電極）、セルトレンチ絶縁層３４（第１の絶縁層）、終端ゲート電極４０（第２のゲート電極）、終端フィールドプレート電極４２（第２のフィールドプレート電極）、終端トレンチ絶縁層４４（第２の絶縁層）、層間絶縁層４６を備える。セルトレンチ絶縁層３４（第１の絶縁層）は、ゲート絶縁膜３４ａ（第１の部分）、上部フィールドプレート絶縁膜３４ｂ（第２の部分）、下部フィールドプレート絶縁膜３４ｃ（第３の部分）を有する。また、本実施形態の縦型ＭＯＳＦＥＴは、ゲートパッド電極５０を有する。
図１は、複数のセルトレンチＣＴ１、終端トレンチＴＴ１、ベース領域２０、及び、ゲートパッド電極５０のレイアウトを模式的に示している。セルトレンチＣＴ１、及び、終端トレンチＴＴ１は、半導体層１０の中に設けられる。
半導体層１０は、第１の面Ｐ１（以下、表面とも称する）と、第１の面Ｐ１に対向する第２の面Ｐ２（以下裏面とも称する）とを有する。半導体層１０は、例えば、単結晶シリコンである。例えば、単結晶シリコンである。半導体層１０の膜厚は、例えば、５０μｍ以上３００μｍ以下である。
複数のセルトレンチＣＴ１は、第１の方向に伸長する。第１の方向は半導体層１０の表面に略平行である。複数のセルトレンチＣＴ１は、第１の方向に直交する第２の方向に略一定の間隔で配列している。
終端トレンチＴＴ１は、複数のセルトレンチＣＴ１を囲む。複数のセルトレンチＣＴ１は終端トレンチＴＴ１の内側に設けられる。終端トレンチＴＴ１とセルトレンチＣＴ１は、所定の距離だけ離間して設けられる。
複数のセルトレンチＣＴ１と終端トレンチＴＴ１は、例えば、ドライエッチング技術により半導体層１０に同時に形成される。
ゲートパッド電極５０は、終端トレンチＴＴ１の外側に設けられる。
ソース電極１２の少なくとも一部は半導体層１０の第１の面Ｐ１に接する。ソース電極１２は、例えば、金属である。ソース電極１２には、ソース電圧が印加される。ソース電圧は、例えば、０Ｖである。
ドレイン電極１４の少なくとも一部は半導体層１０の第２の面Ｐ２に接する。ドレイン電極１４は、例えば、金属である。ドレイン電極１４には、ドレイン電圧が印加される。ドレイン電圧は、例えば、２００Ｖ以上１５００Ｖ以下である。
セルゲート電極３０は、複数のセルトレンチＣＴ１の、それぞれの中に設けられる。セルゲート電極３０は、例えば、ｎ型不純物又はｐ型不純物を含む多結晶シリコンである。
セルゲート電極３０には、ゲート電圧が印加される。ゲート電圧を変化させることにより、縦型ＭＯＳＦＥＴ１００のオン・オフ動作が実現する。
セルフィールドプレート電極３２は、複数のセルトレンチＣＴ１の、それぞれの中に設けられる。セルフィールドプレート電極３２は、セルゲート電極３０と半導体層１０の裏面との間に設けられる。セルフィールドプレート電極３２は、例えば、ｎ型不純物又はｐ型不純物を含む多結晶シリコンである。
セルフィールドプレート電極３２の上部の第２の方向の幅は、セルフィールドプレート電極３２の下部の第２の方向の幅よりも広い。本実施形態の縦型ＭＯＳＦＥＴは、セルフィールドプレート電極３２の幅が深さ方向に２段階に変化する、いわゆる２段フィールドプレート構造を備える。
セルフィールドプレート電極３２には、例えば、ソース電圧が印加される。セルフィールドプレート電極３２にゲート電圧を印加する構成とすることも可能である。
セルゲート電極３０及びセルフィールドプレート電極３２は、セルトレンチ絶縁層３４で囲まれる。セルトレンチ絶縁層３４は、ゲート絶縁膜３４ａ、上部フィールドプレート絶縁膜３４ｂ、下部フィールドプレート絶縁膜３４ｃを有する。セルトレンチ絶縁層３４は、例えば、酸化シリコンである。ゲート絶縁膜３４ａ、上部フィールドプレート絶縁膜３４ｂ、及び、下部フィールドプレート絶縁膜３４ｃは、同一の工程で形成されても、それぞれ、或いは、一部が別工程で形成されても構わない。
ゲート絶縁膜３４ａは、セルゲート電極３０と半導体層１０との間に位置する。ゲート絶縁膜３４ａは、第１の膜厚ｔ１を有する。
上部フィールドプレート絶縁膜３４ｂは、セルフィールドプレート電極３２の上部と半導体層１０との間に位置する。上部フィールドプレート絶縁膜３４ｂは、第２の膜厚ｔ２を有する。
下部フィールドプレート絶縁膜３４ｃは、セルフィールドプレート電極３２の下部と半導体層１０との間に位置する。下部フィールドプレート絶縁膜３４ｃは、上部フィールドプレート絶縁膜３４ｂと半導体層１０の裏面との間に位置する。下部フィールドプレート絶縁膜３４ｃは、第３の膜厚ｔ３を有する。
上部フィールドプレート絶縁膜３４ｂの第２の膜厚ｔ２は、ゲート絶縁膜３４ａの第１の膜厚ｔ１よりも厚い。下部フィールドプレート絶縁膜３４ｃの第３の膜厚ｔ３は、上部フィールドプレート絶縁膜３４ｂの第２の膜厚ｔ２よりも厚い。
例えば、セルトレンチＣＴ１の内面に絶縁膜を形成した後、下部フィールドプレート絶縁膜３４ｃに相当する部分を、マスク材で覆って絶縁膜をエッチングして薄くすることで上部フィールドプレート絶縁膜３４ｂの形成が可能である。マスク材には、例えば、多結晶シリコンやフォトレジストを適用することが可能である。
上部フィールドプレート絶縁膜３４ｂの第２の膜厚ｔ２は、例えば、下部フィールドプレート絶縁膜３４ｃの第３の膜厚ｔ３の４０％以上６０％以下である。
終端ゲート電極４０は、終端トレンチＴＴ１の中に設けられる。終端ゲート電極４０は、例えば、ｎ型不純物又はｐ型不純物を含む多結晶シリコンである。
終端ゲート電極４０は、縦型ＭＯＳＦＥＴのオン・オフ動作には寄与しない。終端ゲート電極４０には、例えば、ソース電圧が印加される。終端ゲート電極４０にゲート電圧を印加する構成とすることも可能である。
終端フィールドプレート電極４２は、終端トレンチＴＴ１の中に設けられる。終端フィールドプレート電極４２は、終端ゲート電極４０と半導体層１０の裏面との間に設けられる。終端フィールドプレート電極４２は、例えば、ｎ型不純物又はｐ型不純物を含む多結晶シリコンである。
終端フィールドプレート電極４２の上部の第２の方向の幅は、終端フィールドプレート電極４２の下部の第２の方向の幅よりも広い。
終端ゲート電極４０及び終端フィールドプレート電極４２は、終端トレンチ絶縁層４４で囲まれる。終端トレンチ絶縁層４４は、例えば、酸化シリコンである。終端フィールドプレート電極４２と半導体層１０との間の終端トレンチ絶縁層４４には、膜厚の薄い部分（第４の部分）と、膜厚の薄い部分よりも深い位置に存在する膜厚の厚い部分（第５の部分）とがある。膜厚の薄い部分の膜厚を第４の膜厚と称し、膜厚の厚い部分の膜厚を第５の膜厚と称する。
ベース領域２０は、半導体層１０の中に設けられる。ベース領域２０は、隣接する２本のセルトレンチＣＴ１の間に位置する。ベース領域２０は、ｐ型の半導体領域である。ベース領域２０のゲート絶縁膜３４ａに接する領域は、縦型ＭＯＳＦＥＴ１００のチャネル領域として機能する。ベース領域２０は、ソース電極１２に電気的に接続される。
ソース領域２２は、半導体層１０の中に設けられる。ソース領域２２は、ベース領域２０と半導体層１０の表面との間に設けられる。ソース領域２２は、ベース領域２０とソース電極１２との間に設けられる。ソース領域２２は、ｎ型の半導体領域である。ソース領域２２は、ソース電極１２に電気的に接続される。
ベースコンタクト領域２４は、半導体層１０の中に設けられる。ベースコンタクト領域２４は、ベース領域２０とソース電極１２との間に設けられる。ベースコンタクト領域２４は、ｐ型の半導体領域である。ベースコンタクト領域２４のｐ型不純物濃度は、ベース領域２０のｐ型不純物濃度よりも高い。ベースコンタクト領域２４は、ソース電極１２に電気的に接続される。
ドリフト領域１８は、半導体層１０の中に設けられる。ドリフト領域１８は、ベース領域２０と半導体層１０の裏面との間に設けられる。ドリフト領域１８は、ｎ型の半導体領域である。ドリフト領域１８のｎ型不純物濃度は、ソース領域２２のｎ型不純物濃度よりも低い。
ドレイン領域１６は、半導体層１０の中に設けられる。ドレイン領域１６は、ドリフト領域１８と半導体層１０の裏面との間に設けられる。ドレイン領域１６は、ｎ型の半導体領域である。ドレイン領域１６のｎ型不純物濃度は、ドリフト領域１８のｎ型不純物濃度よりも高い。ドレイン領域１６は、ドレイン電極１４に電気的に接続される。
ゲートパッド電極５０は、半導体層１０の上に設けられる。ゲートパッド電極５０は、半導体層１０の表面の側に設けられる。ゲートパッド電極５０は、少なくともセルゲート電極３０に電気的に接続される。ゲートパッド電極５０は、例えば、金属である。
図２は、図１の枠線Ａで囲った部分の、セルトレンチＣＴ１、終端トレンチＴＴ１、ドレイン領域１６、ドリフト領域１８、ベース領域２０、ソース領域２２、及び、ベースコンタクト領域２４の半導体層１０の表面でのレイアウトを示している。
図１及び図２に示すように、セルトレンチＣＴ１の第１の方向の端部と終端トレンチＴＴ１との間、及び、セルトレンチＣＴ１の第１の方向の端部の近傍には、ベース領域２０が存在しない。
例えば、セルトレンチＣＴ１の第１の方向の端部と終端トレンチＴＴ１との間の第１の距離（図２中のｄ１）は、セルトレンチＣＴ１の中の隣接する２本のセルトレンチＣＴ１の間の第２の距離（図２中のｄ２）よりも小さい。第１の距離ｄ１は、例えば、第２の距離ｄ２の９０％以下である。
例えば、セルトレンチＣＴ１の第１の方向の端部とベース領域２０の第１の方向の端部との間の距離（図２中のｄ３）は、ベース領域２０とセルトレンチＣＴ１の半導体層１０の裏面の側の端部との間の距離（図３（ａ）中のｄ４）以上である。
以下、本実施形態の半導体装置の作用及び効果について説明する。
最初に、２段フィールドプレート構造の効果について説明する。図５及び図６はフィールドプレート構造の効果の説明図である。
図５は、第１の比較形態の半導体装置の模式断面図及び電界分布図である。第１の比較形態の半導体装置は、縦型ＭＯＳＦＥＴである。図５は、第１の比較形態のセルトレンチＣＴ１の断面を示す。図５の断面は、図３（ａ）の断面に相当する断面である。第１の比較形態の縦型ＭＯＳＦＥＴは１段フィールドプレート構造を有する。
図６は、第２の比較形態半導体装置の模式断面図及び電界分布図である。第２の比較形態の半導体装置は、縦型ＭＯＳＦＥＴである。図６は、第２の比較形態のセルトレンチＣＴ１の断面を示す。図６の断面は、図３（ａ）の断面に相当する断面である。第２の比較形態の縦型ＭＯＳＦＥＴは２段フィールドプレート構造を有する。
図５に占めす１段フィールドプレート構造は、セルフィールドプレート電極３２の幅が略一定であり、セルフィールドプレート電極３２に段差がない。セルフィールドプレート電極３２と半導体層１０との間のセルトレンチ絶縁層３４の膜厚が略一定である。縦型ＭＯＳＦＥＴの耐圧は、電界の深さ方向の積分値が大きくなることで向上する。１段フィールドプレート構造では、セルトレンチＣＴ１の底部で電界のピークが生じることで、縦型ＭＯＳＦＥＴの耐圧が向上する。
図６に示す２段フィールドプレート構造は、セルフィールドプレート電極３２の上部の幅は、下部の幅よりも広い。２段フィールドプレート構造では、セルフィールドプレート電極３２の幅が段階的に変化する。セルフィールドプレート電極３２と半導体層１０との間のセルトレンチ絶縁層３４の膜厚が深さ方向に２段階に変化する。２段フィールドプレート構造では、セルトレンチＣＴ１の底部、及び、セルフィールドプレート電極３２の上部と下部の境界で電界のピークが生じる。したがって、縦型ＭＯＳＦＥＴの耐圧が１段フィールドプレート構造の場合よりも向上する。
しかし、２段フィールドプレート構造の場合、１段フィールドプレート構造に比べ、セルトレンチＣＴ１の端部で耐圧が低下するという問題がある。以下、説明する。
図７は第１及び第２の比較形態の模式平面図である。図８は、第１及び第２の比較形態の半導体装置の一部の模式平面図である。図８は、図７の枠線Ｂで囲った部分の模式平面図である。図８は、図７の枠線Ｂで囲った部分の、セルトレンチＣＴ１、ドレイン領域１６、ドリフト領域１８、ベース領域２０、ソース領域２２、及び、ベースコンタクト領域２４の半導体層１０の表面でのレイアウトを示している。
第１及び第２の比較形態の半導体装置は、終端トレンチＴＴ１を備えない点で第１の実施形態の縦型ＭＯＳＦＥＴ１００と異なっている。
図９は、第１の比較形態の半導体装置の一部の模式断面図である。図９は、図８のＸ２−Ｘ２’断面である。図９に示すようにセルトレンチＣＴ１の第１の方向の端部で、セルフィールドプレート電極３２と半導体層１０との間のセルトレンチ絶縁層３４の膜厚（図９中のＴａ）は略一定である。
図１０は、第２の比較形態の半導体装置の一部の模式断面図である。図１０は、図８のＸ２−Ｘ２’断面である。図１０に示すようにセルトレンチＣＴ１の第１の方向の端部で、セルフィールドプレート電極３２と半導体層１０との間のセルトレンチ絶縁層３４の膜厚に変化がある。セルトレンチ絶縁層３４の上部の膜厚（図１０中のｔｂ）は、下部の膜厚（図１０中のｔｃ）よりも薄い。
図１１は、第１の比較形態の半導体装置の模式平面図及び電界分布図である。図１１は、図９のＺ１−Ｚ１’の第１の面に平行な断面図である。図１１中の太い点線は、ドリフト領域１８とベース領域２０との境界の位置を示す。電界分布は図１１のＥ１−Ｅ１’に沿った領域の電界分布である。
図１１に示すように、セルトレンチＣＴ１の第１の方向の端部では、ドリフト領域１８内での電界が高くなる。これは、セルトレンチＣＴ１の端部では、２本のセルトレンチＣＴ１の間の領域と比較して、半導体層１０中の空間電荷のチャージバランスが異なり電界が集中するためである。
図１２は、第２の比較形態の半導体装置の模式平面図及び電界分布図である。図１２は、図１０のＺ２−Ｚ２’の第１の面に平行な断面図である。図１２中の太い点線は、ドリフト領域１８とベース領域２０との境界の位置を示す。電界分布は図１２のＥ２−Ｅ２’に沿った領域の電界分布である。
図１２に示すように、セルトレンチＣＴ１の第１の方向の端部では、ドリフト領域１８内での電界が、第１の比較形態に比べ高くなる。これは、セルトレンチ絶縁層３４の上部の膜厚（図１０中のｔｂ）が、第１の比較形態のセルトレンチ絶縁層３４の膜厚（図１１中のｔａ）よりも薄いことに起因する。したがって、第１の比較形態よりもセルトレンチＣＴ１の端部でのアバランシェブレークダウンが生じやすくなり、縦型ＭＯＳＦＥＴの耐圧が低下する。
本実施形態の縦型ＭＯＳＦＥＴでは、複数のセルトレンチＣＴ１を囲む終端トレンチＴＴ１を設ける。セルトレンチＣＴ１の第１の方向の端部には、終端トレンチＴＴ１が対向することになる。このため、図４に示すように、セルトレンチＣＴ１の端部と終端トレンチＴＴ１の間に、２本のセルトレンチＣＴ１の間の領域と同様の半導体層１０のメサ構造が形成される。このため、セルトレンチＣＴ１の端部での空間電荷のチャージバランスが、２本のセルトレンチＣＴ１の間の領域と同様に保たれることになる。したがって、セルトレンチＣＴ１の端部での電界の集中が抑制される。よって、２段フィールドプレート構造を有する場合でも、セルトレンチＣＴ１の端部に起因する耐圧の低下が生じない。
本実施形態の縦型ＭＯＳＦＥＴでは、セルトレンチＣＴ１の第１の方向の端部と終端トレンチＴＴ１との間の第１の距離（図２中のｄ１）は、セルトレンチＣＴ１の中の隣接する２本のセルトレンチＣＴ１の間の第２の距離（図２中のｄ２）よりも小さいことが好ましい。上記条件を充足することにより、セルトレンチＣＴ１の端部での空間電荷のチャージバランスが、２本のセルトレンチＣＴ１の間の領域の空間電荷のチャージバランスに更に近づくことになり、セルトレンチＣＴ１の端部での電界の集中が更に抑制される。
セルトレンチＣＴ１の端部での電界の集中を更に抑制する観点から、第１の距離ｄ１は、第２の距離ｄ２の９０％以下であることがより好ましい。
セルトレンチＣＴ１の第１の方向の端部とベース領域２０の第１の方向の端部との間の距離（図２中のｄ３）は、ベース領域２０とセルトレンチＣＴ１の半導体層１０の裏面の側の端部との間の距離（図３（ａ）中のｄ４）以上であることが望ましい。上記条件を充足することにより、セルトレンチＣＴ１の端部とベース領域２０までの第１の方向の距離がベース領域２０とセルトレンチＣＴ１の底部までの距離以上になる。このため、セルトレンチＣＴ１の端部とベース領域２０までの第１の方向の領域の間の横方向の電界が緩和され、縦型ＭＯＳＦＥＴの耐圧が向上する。
図１３は、本実施形態の変形例の半導体装置の一部の模式断面図である。図１３（ａ）、１３（ｂ）、１３（ｃ）のそれぞれは、図３（ａ）に対応する断面図である。
図１３（ａ）は、セルフィールドプレート電極３２の幅が深さ方向に３段階に変化する構造、言い換えれば、セルフィールドプレート電極３２と半導体層との間のセルトレンチ絶縁層３４の膜厚が深さ方向に３段階に変化する構造、すなわち、３段フィールドプレート構造である点で本実施形態と異なる。４段階以上に変化する構造とすることも可能である。また、図１３（ｂ）は、セルフィールドプレート電極３２の幅が深さ方向に連続的に狭くなる点で、本実施形態と異なる。いいかえれば、セルトレンチ絶縁層３４の膜厚が、半導体層１０の表面から裏面に向かう方向に連続的に薄くなる。また、図１３（ｃ）はセルトレンチＣＴ１の底部、及び、セルフィールドプレート電極３２の底部の曲率が大きい点で、本実施形態と異なる。
図１３（ａ）、１３（ｂ）、１３（ｃ）の変形例でも、本実施形態と同様、セルトレンチＣＴ１の端部に起因する耐圧の低下が生じないという効果が得られる。
以上、本実施形態の縦型ＭＯＳＦＥＴによれば、複数のセルトレンチＣＴ１を囲む終端トレンチＴＴ１を設けることで、セルトレンチＣＴ１の端部の耐圧が向上する。したがって、トレンチフィールドプレート構造を有する縦型トランジスタの耐圧の向上が可能となる。
（第２の実施形態）
本実施形態の半導体装置は、複数の第１のトレンチの、それぞれの第１の方向の端部とゲート電極との間に、フィールドプレート電極が位置する点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については記述を省略する。
図１４は、本実施形態の半導体装置の一部の模式断面図である。図１４は、第１の実施形態の図４に相当する断面である。
本実施形態の縦型ＭＯＳＦＥＴでは、セルトレンチＣＴ１の第１の方向の端部とセルゲート電極３０との間にセルフィールドプレート電極３２が存在する。また、終端トレンチＴＴ１には、終端ゲート電極は存在しない。
例えば、セルトレンチＣＴ１中のセルフィールドプレート電極３２をエッチバックプロセスにより形成する際に、セルトレンチＣＴ１の端部と終端トレンチＴＴ１の上をマスク材で覆うことにより、本実施形態の構造を形成することが可能である。
セルトレンチＣＴ１の第１の方向の端部で、セルゲート電極３０がセルトレンチ絶縁層３４を介して半導体層１０に対向する領域がない。したがって、縦型ＭＯＳＦＥＴのゲートとドレイン間の寄生容量が低減する。したがって、縦型ＭＯＳＦＥＴのスイッチング速度が上昇する。
また、終端トレンチＴＴ１に終端ゲート電極が存在する場合、終端ゲート電極がゲート電圧に接続されると、ゲートとドレイン間の寄生容量が増大し、縦型ＭＯＳＦＥＴのスイッチング速度が低下する。本実施形態では、終端トレンチＴＴ１には、終端ゲート電極が存在しないため、スイッチング速度の低下が抑制される。
以上、本実施形態の縦型ＭＯＳＦＥＴによれば、第１の実施形態と同様、縦型トランジスタの耐圧の向上が可能となる。さらに、縦型トランジスタのスイッチング速度の向上が可能となる。
（第３の実施形態）
本実施形態の半導体装置は、第２の半導体領域と第１の半導体領域の第１の方向の端部との間に、第１の半導体領域に接し、第１の半導体領域よりも第１導電型の不純物濃度の低い第１導電型の第４の半導体領域が位置する点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については記述を省略する。
図１５は、本実施形態の半導体装置の一部の模式平面図である。図１５は、第１の実施形態の図２に相当する模式平面図である。
終端トレンチＴＴ１と、ベース領域２０との間に、リサーフ領域５２（第４の半導体領域）が設けられる。ドリフト領域１８と、ベース領域２０との間に、リサーフ領域５２が設けられる。リサーフ領域５２は、ドリフト領域１８とベース領域２０に接する。
リサーフ領域５２は、ｐ型の半導体領域である。リサーフ領域５２のｐ型不純物濃度は、ベース領域２０のｐ型不純物濃度よりも低い。リサーフ領域５２の深さは、ベース領域２０より深くすることも、浅くすることも可能である。
リサーフ領域５２を設けることにより、セルトレンチＣＴ１の端部とベース領域２０までの第１の方向の領域の間の横方向の電界が緩和され、縦型ＭＯＳＦＥＴの耐圧が向上する。
以上、本実施形態の縦型ＭＯＳＦＥＴによれば、第１の実施形態よりも、更に、縦型トランジスタの耐圧が向上する。
（第４の実施形態）
本実施形態の半導体装置は、複数の第１のトレンチと第１の方向の端部と第２のトレンチとの間に、第１の半導体領域が位置する点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については記述を省略する。
図１６は、本実施形態の半導体装置の一部の模式平面図である。図１６は、第１の実施形態の図２に相当する模式平面図である。
複数のセルトレンチＣＴ１の第１の方向の端部と終端トレンチＴＴ１との間に、ベース領域２０が位置する。２本のセルトレンチＣＴ１の端部の間に、ベース領域２０が位置する。ソース領域２２の第１の方向の端部と終端トレンチＴＴ１との間の半導体層１０の表面は、全てベース領域２０が設けられる。
ソース領域２２の第１の方向の端部と終端トレンチＴＴ１との間の半導体層１０の表面を、全てベース領域２０とすることで、セルトレンチＣＴ１の端部近傍で横方向に伸びる空乏層が生じなくなる。したがって、縦型ＭＯＳＦＥＴの耐圧設計が容易となる。
以上、本実施形態の縦型ＭＯＳＦＥＴによれば、第１の実施形態と同様、縦型トランジスタの耐圧の向上が可能となる。さらに、縦型トランジスタの耐圧設計が容易となる。
（第５の実施形態）
本実施形態の半導体装置は、半導体層の中に設けられ、第１の方向に伸長し、複数の第１のトレンチよりも第１の方向の長さの短い複数の第３のトレンチと、半導体層の中に設けられ、複数の第３のトレンチを囲む第４のトレンチと、を更に備える点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については記述を省略する。
図１７は、本実施形態の半導体装置の模式平面図である。図１７は、第１の実施形態の図１に相当する模式平面図である。図１８は、本実施形態の半導体装置の一部の模式平面図である。図１８は、図１７の枠線Ｃで囲った部分の模式平面図である。図１８は、第１の実施形態の図２に相当する模式平面図である。
本実施形態の縦型ＭＯＳＦＥＴは、半導体層１０、第１のセルトレンチＣＴ１（第１のトレンチ）、第１の終端トレンチＴＴ１（第２のトレンチ）、第２のセルトレンチＣＴ２（第３のトレンチ）、第２の終端トレンチＴＴ２（第４のトレンチ）を備える。
複数の第１のセルトレンチＣＴ１は、第１の方向に伸長する。第１の方向は半導体層１０の表面（第１の面）に略平行である。複数の第１のセルトレンチＣＴ１は、第２の方向に略一定の間隔で配列している。
第１の終端トレンチＴＴ１は、複数の第１のセルトレンチＣＴ１を囲む。複数の第１のセルトレンチＣＴ１は第１の終端トレンチＴＴ１の内側に設けられる。第１の終端トレンチＴＴ１と第１のセルトレンチＣＴ１は、所定の距離だけ離間して設けられる。
複数の第２のセルトレンチＣＴ２は、第１の方向に伸長する。第１の方向は半導体層１０の表面（第１の面）に略平行である。複数の第２のセルトレンチＣＴ２は、第２の方向に略一定の間隔で配列している。第２のセルトレンチＣＴ２の第１の方向の長さは、第１のセルトレンチＣＴ１の第１の方向の長さよりも短い。
第２の終端トレンチＴＴ２は、複数の第２のセルトレンチＣＴ２を囲む。複数の第２のセルトレンチＣＴ２は第２の終端トレンチＴＴ２の内側に設けられる。第２の終端トレンチＴＴ２と第２のセルトレンチＣＴ２は、所定の距離だけ離間して設けられる。
本実施形態によれば、第１のセルトレンチＣＴ１に加え、第２のセルトレンチＣＴ２を設けることで、縦型ＭＯＳＦＥＴの集積度が向上する。したがって、縦型ＭＯＳＦＥＴのオン電流が増大する。
複数の第１のセルトレンチＣＴ１の中の隣接する２本の第１のセルトレンチＣＴ１の間の距離（図１８中のｄ２）と、第１の終端トレンチＴＴ１と第２の終端トレンチＴＴ２との間の距離（図１８中のｄ５）が略同一であることが好ましい。上記条件を充足することで、トレンチの加工精度が向上する。また、半導体層１０の表面の余剰領域が減り、縦型ＭＯＳＦＥＴの集積度が向上する。
以上、本実施形態の縦型ＭＯＳＦＥＴによれば、第１の実施形態と同様、縦型トランジスタの耐圧の向上が可能となる。さらに、縦型トランジスタの集積度が向上し、オン電流が増大する。
（第６の実施形態）
本実施形態の半導体装置は、半導体層の中に設けられ、第１の方向に伸長し、複数の第１のトレンチよりも第１の方向の長さの短い複数の第３のトレンチと、半導体層の中に設けられ、第１の方向に伸長し、複数の第１のトレンチと複数の第３のトレンチとの間に位置する第４のトレンチを、更に備え、第２のトレンチが、複数の第１のトレンチ、複数の第３のトレンチ、及び、第４のトレンチを囲み、第４のトレンチの第１の方向の端部と第２のトレンチとの間の距離が、複数の第１のトレンチの、それぞれの第１の方向の端部と第２のトレンチとの間の距離、及び、複数の第３のトレンチの、それぞれの第１の方向の端部と第２のトレンチとの間の距離よりも小さい点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については記述を省略する。
図１９は、本実施形態の半導体装置の模式平面図である。図１９は、第１の実施形態の図１に相当する模式平面図である。図２０は、本実施形態の半導体装置の一部の模式平面図である。図２０は、図１９の枠線Ｄで囲った部分の模式平面図である。図１９は、第１の実施形態の図２に相当する模式平面図である。
本実施形態の縦型ＭＯＳＦＥＴは、半導体層１０、第１のセルトレンチＣＴ１（第１のトレンチ）、終端トレンチＴＴ１（第２のトレンチ）、第２のセルトレンチＣＴ２（第３のトレンチ）、第３のセルトレンチＣＴ３（第４のトレンチ）を備える。
複数の第１のセルトレンチＣＴ１は、第１の方向に伸長する。第１の方向は半導体層１０の表面（第１の面）に略平行である。複数の第１のセルトレンチＣＴ１は、第２の方向に略一定の間隔で配列している。
複数の第２のセルトレンチＣＴ２は、第１の方向に伸長する。第１の方向は半導体層１０の表面（第１の面）に略平行である。複数の第２のセルトレンチＣＴ２は、第２の方向に略一定の間隔で配列している。第２のセルトレンチＣＴ２の第１の方向の長さは、第１のセルトレンチＣＴ１の第１の方向の長さよりも短い。
第３のセルトレンチＣＴ３は、第１の方向に伸長する。第１の方向は半導体層１０の表面（第１の面）に略平行である。第３のセルトレンチＣＴ３は、第１のセルトレンチＣＴ１と第２のセルトレンチＣＴ２との間に位置する。第３のセルトレンチＣＴ３の第１の方向の長さは、第１のセルトレンチＣＴ１の第１の方向の長さよりも短い。また、第３のセルトレンチＣＴ３の第１の方向の長さは、第２のセルトレンチＣＴ２の第１の方向の長さよりも長い。
終端トレンチＴＴ１は、複数の第１のセルトレンチＣＴ１、複数の第２のセルトレンチＣＴ２、及び、第３のセルトレンチＣＴ３を囲む。
本実施形態によれば、第１のセルトレンチＣＴ１に加え、第２のセルトレンチＣＴ２を設けることで、縦型ＭＯＳＦＥＴの集積度が向上する。したがって、縦型ＭＯＳＦＥＴのオン電流が増大する。
第３のセルトレンチＣＴ３の第１の方向の端部と終端トレンチＴＴ１との間の距離（図２０中のｄ６）は、第１のセルトレンチＣＴ１の第１の方向の端部と終端トレンチＴＴ１との間の距離（図２０中のｄ７）、及び、第２のセルトレンチＣＴ２の第１の方向の端部と終端トレンチＴＴ１との間の距離（図２０中のｄ８）よりも小さい。第１のセルトレンチＣＴ１の第１の方向の端部と終端トレンチＴＴ１との間の距離（図２０中のｄ７）、及び、第２のセルトレンチＣＴ２の第１の方向の端部と終端トレンチＴＴ１との間の距離（図２０中のｄ８）は、例えば、略同一である。
第３のセルトレンチＣＴ３の端部は、終端トレンチＴＴ１が屈曲する特異点に存在する。第３のセルトレンチＣＴ３の第１の方向の端部と終端トレンチＴＴ１との間の距離（図２０中のｄ６）を短くすることにより、空間電荷とのチャージバランスが調整され、第３のセルトレンチＣＴ３の端部での電界集中が抑制される。したがって、縦型ＭＯＳＦＥＴの耐圧の低下が抑制される。
以上、本実施形態の縦型ＭＯＳＦＥＴによれば、第１の実施形態と同様、縦型トランジスタの耐圧の向上が可能となる。さらに、縦型トランジスタの集積度が向上し、オン電流が増大する。
（第７の実施形態）
本実施形態の半導体装置は、複数の第１のトレンチの一部の中の隣接する２本の第１のトレンチの間の第１の半導体領域の第１の方向の長さが、複数の第１のトレンチの残部の中の隣接する２本の第１のトレンチの間の第１の半導体領域の第１の方向の長さよりも短い点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については記述を省略する。
図２１は、本実施形態の半導体装置の模式平面図である。図２１は、第１の実施形態の図１に相当する模式平面図である。
複数の第１のセルトレンチＣＴ１の一部は、ゲートパッド電極５０の下にも設けられる。ゲートパッド電極５０の下に設けられた複数の第１のセルトレンチＣＴ１の一部の中の隣接する２本の第１のセルトレンチＣＴ１の間のベース領域２０の第１の方向の長さは、複数の第１のセルトレンチＣＴ１の残部の中の隣接する２本の間のベース領域２０の第１の方向の長さよりも短い。ゲートパッド電極５０の下の領域には、ベース領域２０が設けられない。
本実施形態によれば、第１のセルトレンチＣＴ１の本数が増えることで、縦型ＭＯＳＦＥＴの集積度が向上する。したがって、縦型ＭＯＳＦＥＴのオン電流が増大する。
また、ベース領域２０へのコンタクトを設けることが困難なゲートパッド電極５０の下の領域から、ベース領域２０を除くことで、ホールの引き抜き効率の低下を防止する。したがって、縦型ＭＯＳＦＥＴのアバランシェ耐量の低下が抑制される。
以上、本実施形態の縦型ＭＯＳＦＥＴによれば、第１の実施形態と同様、縦型トランジスタの耐圧の向上が可能となる。さらに、縦型トランジスタの集積度が向上し、オン電流が増大する。
（第８の実施形態）
本実施形態の半導体装置は、第１の面と、第１の面と対向する第２の面を有する半導体層と、第１の面に接する第１の電極と、第２の面に接する第２の電極と、半導体層の中に設けられ、第１の面に略平行な第１の方向に伸長する複数のトレンチと、複数のトレンチの、それぞれの中に設けられたゲート電極と、複数のトレンチの、それぞれの中に設けられ、ゲート電極と第２の面との間に設けられたフィールドプレート電極と、複数のトレンチの、それぞれの中に設けられ、ゲート電極と半導体層との間に位置し第１の膜厚を有する第１の部分と、フィールドプレート電極と半導体層との間に位置し第１の膜厚よりも厚い第２の膜厚を有する第２の部分と、フィールドプレート電極と半導体層との間の第２の部分と第２の面との間に位置し第２の膜厚よりも厚い第３の膜厚を有する第３の部分と、フィールドプレート電極の第１の方向の端部と半導体層との間であって第２の部分と第１の面から略同一の深さに位置し、第２の膜厚よりも厚い第４の膜厚を有する第４の部分、を有する絶縁層と、半導体層の中に設けられ、複数のトレンチの中の隣接する２本のトレンチの間に位置する第１導電型の第１の半導体領域と、半導体層の中に設けられ、第１の半導体領域と第２の面との間に位置する第２導電型の第２の半導体領域と、半導体層の中に設けられ、第１の半導体領域と第１の電極との間に位置し、第１の電極に電気的に接続された第２導電型の第３の半導体領域と、を備える。
図２２は、本実施形態の半導体装置の模式平面図である。図２３は、本実施形態の半導体装置の一部の模式平面図である。図２３は、図２２の枠線Ｅで囲った部分の模式平面図である。図２４は、本実施形態の半導体装置の一部の模式断面図である。図２４（ａ）は、図２３のＹ３−Ｙ３’断面、図２４（ｂ）は図２３のＹ４−Ｙ４’断面である。図２５は、本実施形態の半導体装置の一部の模式断面図である。図２５は、図２３のＸ３−Ｘ３’断面である。
本実施形態の半導体装置は、半導体層に形成されたトレンチの中にゲート電極を備える縦型のトレンチゲート構造の縦型ＭＯＳＦＥＴである。本実施形態の縦型ＭＯＳＦＥＴは、トレンチフィールドプレート構造を備える。本実施形態の縦型ＭＯＳＦＥＴは、電子をキャリアとするｎチャネル型トランジスタである。
本実施形態の縦型ＭＯＳＦＥＴは、半導体層１０、セルトレンチＣＴ１（トレンチ）、ソース電極１２、ドレイン電極１４、ドレイン領域１６、ドリフト領域１８、ベース領域２０、ソース領域２２、ベースコンタクト領域２４、セルゲート電極３０（ゲート電極）、セルフィールドプレート電極３２（フィールドプレート電極）、セルトレンチ絶縁層３４（絶縁層）、層間絶縁層４６を備える。セルトレンチ絶縁層３４（絶縁層）は、ゲート絶縁膜３４ａ（第１の部分）、上部フィールドプレート絶縁膜３４ｂ（第２の部分）、下部フィールドプレート絶縁膜３４ｃ（第３の部分）、端部フィールドプレート絶縁膜３４ｄ（第４の部分）を有する。また、本実施形態の縦型ＭＯＳＦＥＴは、ゲートパッド電極５０を有する。
図２３は、複数のセルトレンチＣＴ１、ベース領域２０、及び、ゲートパッド電極５０のレイアウトを模式的に示している。セルトレンチＣＴ１は、半導体層１０の中に設けられる。
半導体層１０は、第１の面Ｐ１（以下、表面とも称する）と、第１の面Ｐ１に対向する第２の面Ｐ２（以下裏面とも称する）とを有する。半導体層１０は、例えば、単結晶シリコンである。例えば、単結晶シリコンである。半導体層１０の膜厚は、例えば、５０μｍ以上３００μｍ以下である。
複数のセルトレンチＣＴ１は、第１の方向に伸長する。第１の方向は半導体層１０の表面に略平行である。複数のセルトレンチＣＴ１は、第１の方向に直交する第２の方向に略一定の間隔で配列している。
ゲートパッド電極５０は、複数のセルトレンチＣＴ１の外側に設けられる。
ソース電極１２の少なくとも一部は半導体層１０の第１の面Ｐ１に接する。ソース電極１２は、例えば、金属である。ソース電極１２には、ソース電圧が印加される。ソース電圧は、例えば、０Ｖである。
ドレイン電極１４の少なくとも一部は半導体層１０の第２の面Ｐ２に接する。ドレイン電極１４は、例えば、金属である。ドレイン電極１４には、ドレイン電圧が印加される。ドレイン電圧は、例えば、２００Ｖ以上１５００Ｖ以下である。
セルゲート電極３０は、複数のセルトレンチＣＴ１の、それぞれの中に設けられる。セルゲート電極３０は、例えば、ｎ型不純物又はｐ型不純物を含む多結晶シリコンである。
セルゲート電極３０には、ゲート電圧が印加される。ゲート電圧を変化させることにより、縦型ＭＯＳＦＥＴ１００のオン・オフ動作が実現する。
セルフィールドプレート電極３２は、複数のセルトレンチＣＴ１の、それぞれの中に設けられる。セルフィールドプレート電極３２は、セルゲート電極３０と半導体層１０の裏面との間に設けられる。セルフィールドプレート電極３２は、例えば、ｎ型不純物又はｐ型不純物を含む多結晶シリコンである。
セルフィールドプレート電極３２の上部の第２の方向の幅は、セルフィールドプレート電極３２の下部の第２の方向の幅よりも広い。本実施形態の縦型ＭＯＳＦＥＴは、セルフィールドプレート電極３２の幅が深さ方向に２段階に変化する、いわゆる２段フィールドプレート構造を備える。
セルフィールドプレート電極３２には、例えば、ソース電圧が印加される。セルフィールドプレート電極３２にゲート電圧を印加する構成とすることも可能である。
セルゲート電極３０及びセルフィールドプレート電極３２は、セルトレンチ絶縁層３４で囲まれる。セルトレンチ絶縁層３４は、ゲート絶縁膜３４ａ、上部フィールドプレート絶縁膜３４ｂ、下部フィールドプレート絶縁膜３４ｃ、端部フィールドプレート絶縁膜３４ｄを有する。セルトレンチ絶縁層３４は、例えば、酸化シリコンである。ゲート絶縁膜３４ａ、上部フィールドプレート絶縁膜３４ｂ、下部フィールドプレート絶縁膜３４ｃ、及び、端部フィールドプレート絶縁膜３４ｄは、同一の工程で形成されても、それぞれ、或いは、一部が別工程で形成されても構わない。
ゲート絶縁膜３４ａは、セルゲート電極３０と半導体層１０との間に位置する。ゲート絶縁膜３４ａは、第１の膜厚ｔ１を有する。
上部フィールドプレート絶縁膜３４ｂは、セルフィールドプレート電極３２の上部と半導体層１０との間に位置する。上部フィールドプレート絶縁膜３４ｂは、第２の膜厚ｔ２を有する。
下部フィールドプレート絶縁膜３４ｃは、セルフィールドプレート電極３２の下部と半導体層１０との間に位置する。下部フィールドプレート絶縁膜３４ｃは、上部フィールドプレート絶縁膜３４ｂと半導体層１０の裏面との間に位置する。下部フィールドプレート絶縁膜３４ｃは、第３の膜厚ｔ３を有する。
上部フィールドプレート絶縁膜３４ｂの第２の膜厚ｔ２は、ゲート絶縁膜３４ａの第１の膜厚ｔ１よりも厚い。下部フィールドプレート絶縁膜３４ｃの第３の膜厚ｔ３は、上部フィールドプレート絶縁膜３４ｂの第２の膜厚ｔ２よりも厚い。
上部フィールドプレート絶縁膜３４ｂの第２の膜厚ｔ２は、例えば、下部フィールドプレート絶縁膜３４ｃの第３の膜厚ｔ３の４０％以上６０％以下である。
端部フィールドプレート絶縁膜３４ｄは、セルフィールドプレート電極３２の第１の方向の端部と半導体層１０との間に位置する。端部フィールドプレート絶縁膜３４ｄは、上部フィールドプレート絶縁膜３４ｂと、半導体層１０の表面（第１の面）から略同一の深さに位置する。端部フィールドプレート絶縁膜３４ｄの半導体層１０の表面（第１の面）からの深さは、上部フィールドプレート絶縁膜３４ｂの半導体層１０の表面（第１の面）からの深さと略同一である。ここで、「深さ」とは、半導体層１０の表面（第１の面）から裏面（第２の面）に向かう方向の距離である。
端部フィールドプレート絶縁膜３４ｄの第４の膜厚ｔ４は、上部フィールドプレート絶縁膜３４ｂの第２の膜厚ｔ２よりも厚い。端部フィールドプレート絶縁膜３４ｄの第４の膜厚ｔ４は、例えば、下部フィールドプレート絶縁膜３４ｃの第３の膜厚ｔ３と略同一である。
例えば、セルトレンチＣＴ１の内面に絶縁膜を形成した後、下部フィールドプレート絶縁膜３４ｃに相当する部分を、第１のマスク材で覆って絶縁膜をエッチングして薄くすることで上部フィールドプレート絶縁膜３４ｂの形成が可能である。絶縁膜をエッチングする際に、セルトレンチＣＴ１の第１の方向の端部を第２のマスク材で覆うことで、絶縁膜がエッチングされず、端部フィールドプレート絶縁膜３４ｄの形成が可能となる。例えば、第１のマスク材には多結晶シリコン、第２のマスク材にはフォトレジストを適用することが可能である。
ベース領域２０は、半導体層１０の中に設けられる。ベース領域２０は、隣接する２本のセルトレンチＣＴ１の間に位置する。ベース領域２０は、ｐ型の半導体領域である。ベース領域２０のゲート絶縁膜３４ａに接する領域は、縦型ＭＯＳＦＥＴ１００のチャネル領域として機能する。ベース領域２０は、ソース電極１２に電気的に接続される。
ソース領域２２は、半導体層１０の中に設けられる。ソース領域２２は、ベース領域２０と半導体層１０の表面との間に設けられる。ソース領域２２は、ベース領域２０とソース電極１２との間に設けられる。ソース領域２２は、ｎ型の半導体領域である。ソース領域２２は、ソース電極１２に電気的に接続される。
ベースコンタクト領域２４は、半導体層１０の中に設けられる。ベースコンタクト領域２４は、ベース領域２０とソース電極１２との間に設けられる。ベースコンタクト領域２４は、ｐ型の半導体領域である。ベースコンタクト領域２４のｐ型不純物濃度は、ベース領域２０のｐ型不純物濃度よりも高い。ベースコンタクト領域２４は、ソース電極１２に電気的に接続される。
ドリフト領域１８は、半導体層１０の中に設けられる。ドリフト領域１８は、ベース領域２０と半導体層１０の裏面との間に設けられる。ドリフト領域１８は、ｎ型の半導体領域である。ドリフト領域１８のｎ型不純物濃度は、ソース領域２２のｎ型不純物濃度よりも低い。
ドレイン領域１６は、半導体層１０の中に設けられる。ドレイン領域１６は、ドリフト領域１８と半導体層１０の裏面との間に設けられる。ドレイン領域１６は、ｎ型の半導体領域である。ドレイン領域１６のｎ型不純物濃度は、ドリフト領域１８のｎ型不純物濃度よりも高い。ドレイン領域１６は、ドレイン電極１４に電気的に接続される。
ゲートパッド電極５０は、半導体層１０の上に設けられる。ゲートパッド電極５０は、半導体層１０の表面の側に設けられる。ゲートパッド電極５０は、少なくともセルゲート電極３０に電気的に接続される。ゲートパッド電極５０は、例えば、金属である。
図２３は、図２２の枠線Ｅで囲った部分の、セルトレンチＣＴ１、ドレイン領域１６、ドリフト領域１８、ベース領域２０、ソース領域２２、及び、ベースコンタクト領域２４の半導体層１０の表面でのレイアウトを示している。
例えば、セルトレンチＣＴ１の第１の方向の端部とベース領域２０の第１の方向の端部との間の距離（図２３中のｄ３）は、ベース領域２０とセルトレンチＣＴ１の半導体層１０の裏面の側の端部との間の距離（図２４（ａ）中のｄ４）以上である。
以下、本実施形態の半導体装置の作用及び効果について説明する。
最初に、２段フィールドプレート構造の効果について説明する。図５及び図６はフィールドプレート構造の効果の説明図である。
図５は、第１の比較形態の半導体装置の模式断面図及び電界分布図である。第１の比較形態の半導体装置は、縦型ＭＯＳＦＥＴである。図５は、第１の比較形態のセルトレンチＣＴ１の断面を示す。図５の断面は、図３（ａ）の断面に相当する断面である。第１の比較形態の縦型ＭＯＳＦＥＴは１段フィールドプレート構造を有する。
図６は、第２の比較形態半導体装置の模式断面図及び電界分布図である。第２の比較形態の半導体装置は、縦型ＭＯＳＦＥＴである。図６は、第２の比較形態のセルトレンチＣＴ１の断面を示す。図６の断面は、図３（ａ）の断面に相当する断面である。第２の比較形態の縦型ＭＯＳＦＥＴは２段フィールドプレート構造を有する。
図５に占めす１段フィールドプレート構造は、セルフィールドプレート電極３２の幅が略一定であり、セルフィールドプレート電極３２に段差がない。縦型ＭＯＳＦＥＴの耐圧は、電界の深さ方向の積分値が大きくなることで向上する。１段フィールドプレート構造では、セルトレンチＣＴ１の底部で電界のピークが生じることで、縦型ＭＯＳＦＥＴの耐圧が向上する。
図６に占めす２段フィールドプレート構造は、セルフィールドプレート電極３２の上部の幅は、下部の幅よりも広い。２段フィールドプレート構造では、セルフィールドプレート電極３２の幅が段階的に変化する、２段フィールドプレート構造では、セルトレンチＣＴ１の底部、及び、セルフィールドプレート電極３２の上部と下部の境界で電界のピークが生じることで、縦型ＭＯＳＦＥＴの耐圧が１段フィールドプレート構造の場合よりも向上する。
しかし、２段フィールドプレート構造の場合、１段フィールドプレート構造に比べ、セルトレンチＣＴ１の端部で耐圧が低下するという問題がある。以下、説明する。
図７は第１及び第２の比較形態の模式平面図である。図８は、第１及び第２の比較形態の半導体装置の一部の模式平面図である。図８は、図７の枠線Ｂで囲った部分の模式平面図である。図８は、図７の枠線Ｂで囲った部分の、セルトレンチＣＴ１、ドレイン領域１６、ドリフト領域１８、ベース領域２０、ソース領域２２、及び、ベースコンタクト領域２４の半導体層１０の表面でのレイアウトを示している。
第１及び第２の比較形態の半導体装置は、終端トレンチＴＴ１を備えない点で第１の実施形態の縦型ＭＯＳＦＥＴ１００と異なっている。
図９は、第１の比較形態の半導体装置の一部の模式断面図である。図９は、図８のＸ２−Ｘ２’断面である。図９に示すようにセルトレンチＣＴ１の第１の方向の端部で、セルフィールドプレート電極３２と半導体層１０との間のセルトレンチ絶縁層３４の膜厚（図９中のＴａ）は略一定である。
図１０は、第２の比較形態の半導体装置の一部の模式断面図である。図１０は、図８のＸ２−Ｘ２’断面である。図１０に示すようにセルトレンチＣＴ１の第１の方向の端部で、セルフィールドプレート電極３２と半導体層１０との間のセルトレンチ絶縁層３４の膜厚に変化がある。セルトレンチ絶縁層３４の上部の膜厚（図１０中のｔｂ）は、下部の膜厚（図１０中のｔｃ）よりも薄い。
図１１は、第１の比較形態の半導体装置の模式平面図及び電界分布図である。図１１は、図９のＺ１−Ｚ１’の第１の面に平行な断面図である。図１１中の太い点線は、ドリフト領域１８とベース領域２０との境界の位置を示す。電界分布は図１１のＥ１−Ｅ１’に沿った領域の電界分布である。
図１１に示すように、セルトレンチＣＴ１の第１の方向の端部では、ドリフト領域１８内での電界が高くなる。これは、セルトレンチＣＴ１の端部では、２本のセルトレンチＣＴ１の間の領域と比較して、半導体層１０中の空間電荷のチャージバランスが異なり電界が集中するためである。
図１２は、第２の比較形態の半導体装置の模式平面図及び電界分布図である。図１２は、図１０のＺ２−Ｚ２’の第１の面に平行な断面図である。図１２中の太い点線は、ドリフト領域１８とベース領域２０との境界の位置を示す。電界分布は図１２のＥ２−Ｅ２’に沿った領域の電界分布である。
図１２に示すように、セルトレンチＣＴ１の第１の方向の端部では、ドリフト領域１８内での電界が、第１の比較形態に比べ高くなる。これは、セルトレンチ絶縁層３４の上部の膜厚（図１０中のｔｂ）が、第１の比較形態のセルトレンチ絶縁層３４の膜厚（図１１中のｔａ）よりも薄いことに起因する。したがって、第１の比較形態よりもセルトレンチＣＴ１の端部でのアバランシェブレークダウンが生じやすくなり、縦型ＭＯＳＦＥＴの耐圧が低下する。
図２６は、本実施形態の半導体装置の模式平面図及び電界分布図である。図２６は、図２５のＺ３−Ｚ３’の半導体層１０の表面（第１の面）に平行な断面図である。図２６中の太い点線は、ドリフト領域１８とベース領域２０との境界の位置を示す。電界分布は図２６のＥ３−Ｅ３’に沿った領域の電界分布である。
本実施形態の縦型ＭＯＳＦＥＴでは、第２の比較形態に比べ、セルトレンチＣＴ１の第１の方向の端部のセルトレンチ絶縁層３４の膜厚が厚くなっている。セルトレンチＣＴ１の第１の方向の端部のセルトレンチ絶縁層３４の膜厚は、第１の方向及び第２の方向のいずれも厚くなっている。第２の方向の膜厚が厚いことにより、セルフィールドプレート電極３２が第１の方向にも２段フィールドプレート構造となっている。したがって、第２の比較形態と比較して、セルトレンチＣＴ１の端部での電界集中が緩和され、アバランシェブレークダウンが抑制される。よって、縦型ＭＯＳＦＥＴの耐圧の低下が抑制される。
セルトレンチＣＴ１の第１の方向の端部とベース領域２０の第１の方向の端部との間の距離（図２３中のｄ３）は、ベース領域２０とセルトレンチＣＴ１の半導体層１０の裏面の側の端部との間の距離（図２４（ａ）中のｄ４）以上であることが望ましい。上記条件を充足することにより、セルトレンチＣＴ１の端部とベース領域２０までの第１の方向の距離がベース領域２０とセルトレンチＣＴ１の底部までの距離以上になる。このため、セルトレンチＣＴ１の端部とベース領域２０までの第１の方向の領域の間の横方向の電界が緩和され、縦型ＭＯＳＦＥＴの耐圧が向上する。
（第９の実施形態）
本実施形態の半導体装置は、複数のトレンチの、それぞれの第１の方向の端部とゲート電極との間に、フィールドプレート電極が位置する点で、第８の実施形態と異なっている。以下、第８の実施形態と重複する内容については記述を省略する。
図２７は、本実施形態の半導体装置の一部の模式断面図である。図２７は、第８の実施形態の図２５に相当する断面である。
本実施形態の縦型ＭＯＳＦＥＴでは、セルトレンチＣＴ１の第１の方向の端部とセルゲート電極３０との間にセルフィールドプレート電極３２が存在する。
例えば、セルトレンチＣＴ１中のセルフィールドプレート電極３２をエッチバックプロセスにより形成する際に、セルトレンチＣＴ１の端部と終端トレンチＴＴ１の上をマスク材で覆うことにより、本実施形態の構造を形成することが可能である。
本実施形態の縦型ＭＯＳＦＥＴでは、セルトレンチＣＴ１の第１の方向の端部で、セルゲート電極３０がセルトレンチ絶縁層３４を介して半導体層１０に対向する領域がない。したがって、縦型ＭＯＳＦＥＴのゲートとドレイン間の寄生容量が低減する。したがって、縦型ＭＯＳＦＥＴのスイッチング速度が上昇する。
以上、本実施形態の縦型ＭＯＳＦＥＴによれば、第８の実施形態と同様、縦型トランジスタの耐圧の向上が可能となる。さらに、縦型トランジスタのスイッチング速度の向上が可能となる。
第１ないし第９の実施形態においては、半導体層が単結晶シリコンである場合を例に説明したが、半導体層は単結晶シリコンに限られることはない。例えば、単結晶炭化珪素等、その他の単結晶半導体であっても構わない。
第１ないし第９の実施形態においては、第１導電型がｐ型、第２導電型がｎ型のｎチャネル型トランジスタを例に説明したが、第１導電型がｎ型、第２導電型がｐ型のｐチャネル型トランジスタであっても構わない。
第１ないし第９の実施形態においては、縦型トランジスタが縦型ＭＯＳＦＥＴである場合を例に説明したが、縦型トランジスタが縦型ＩＧＢＴであっても構わない。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 半導体層
１２ ソース電極（第１の電極）
１４ ドレイン電極（第２の電極）
１６ ドレイン領域
１８ ドリフト領域（第２の半導体領域）
２０ ベース領域（第１の半導体領域）
２２ ソース領域（第３の半導体領域）
２４ ベースコンタクト領域
３０ セルゲート電極（第１のゲート電極）
３２ セルフィールドプレート電極（第１のフィールドプレート電極、フィールドプレート電極）
３４ セルトレンチ絶縁層（第１の絶縁層、絶縁層）
３４ａ ゲート絶縁膜（第１の部分）
３４ｂ 上部フィールドプレート絶縁膜（第２の部分）
３４ｃ 下部フィールドプレート絶縁膜（第３の部分）
３４ｄ 端部フィールドプレート絶縁膜（第４の部分）
４０ 終端ゲート電極（第２のゲート電極）
４２ 終端フィールドプレート電極（第２のフィールドプレート電極）
４４ 終端トレンチ絶縁層（第２の絶縁層）
４６ 層間絶縁層
５０ ゲートパッド電極
５２ リサーフ領域（第４の半導体領域）
ＣＴ１ セルトレンチ、第１のセルトレンチ（第１のトレンチ、トレンチ）
ＣＴ２ 第２のセルトレンチ（第３のトレンチ）
ＣＴ３ 第３のセルトレンチ（第４のトレンチ）
ＴＴ１ 終端トレンチ、第１の終端トレンチ（第２のトレンチ）
ＴＴ２ 第２の終端トレンチ（第４のトレンチ）
Ｐ１ 第１の面
Ｐ２ 第２の面

Claims (9)

  1. 第１の面と、前記第１の面と対向する第２の面を有する半導体層と、
    前記第１の面に接する第１の電極と、
    前記第２の面に接する第２の電極と、
    前記半導体層の中に設けられ、前記第１の面に略平行な第１の方向に伸長する複数の第１のトレンチと、
    前記半導体層の中に設けられ、前記複数の第１のトレンチを囲む第２のトレンチと、
    前記複数の第１のトレンチの、それぞれの中に設けられた第１のゲート電極と、
    前記複数の第１のトレンチの、それぞれの中に設けられ、前記第１のゲート電極と前記第２の面との間に設けられた第１のフィールドプレート電極と、
    前記複数の第１のトレンチの、それぞれの中に設けられ、前記第１のゲート電極と前記半導体層との間に位置し第１の膜厚を有する第１の部分と、前記第１のフィールドプレート電極と前記半導体層との間に位置し前記第１の膜厚よりも厚い第２の膜厚を有する第２の部分と、前記第１のフィールドプレート電極と前記半導体層との間の前記第２の部分と前記第２の面との間に位置し前記第２の膜厚よりも厚い第３の膜厚を有する第３の部分と、を有する第１の絶縁層と、
    前記第２のトレンチの中に設けられた第２のゲート電極と、
    前記第２のトレンチの中に設けられ、前記第２のゲート電極と前記第２の面との間に設けられた第２のフィールドプレート電極と、
    前記第２のトレンチの中に設けられ、前記第２のフィールドプレート電極と前記半導体層との間に設けられた第２の絶縁層と、
    前記半導体層の中に設けられ、前記複数の第１のトレンチの中の隣接する２本の第１のトレンチの間に位置する第１導電型の第１の半導体領域と、
    前記半導体層の中に設けられ、前記第１の半導体領域と前記第２の面との間に位置する第２導電型の第２の半導体領域と、
    前記半導体層の中に設けられ、前記第１の半導体領域と前記第１の電極との間に位置し、前記第１の電極に電気的に接続された第２導電型の第３の半導体領域と、
    を備える半導体装置。
  2. 第１の面と、前記第１の面と対向する第２の面を有する半導体層と、
    前記第１の面に接する第１の電極と、
    前記第２の面に接する第２の電極と、
    前記半導体層の中に設けられ、前記第１の面に略平行な第１の方向に伸長する複数の第１のトレンチと、
    前記半導体層の中に設けられ、前記複数の第１のトレンチを囲む第２のトレンチと、
    前記半導体層の中に設けられ、前記第１の方向に伸長し、前記複数の第１のトレンチよりも前記第１の方向の長さの短い複数の第３のトレンチと、
    前記半導体層の中に設けられ、前記複数の第３のトレンチを囲む第４のトレンチと、
    前記複数の第１のトレンチの、それぞれの中に設けられた第１のゲート電極と、
    前記複数の第１のトレンチの、それぞれの中に設けられ、前記第１のゲート電極と前記第２の面との間に設けられた第１のフィールドプレート電極と、
    前記複数の第１のトレンチの、それぞれの中に設けられ、前記第１のゲート電極と前記半導体層との間に位置し第１の膜厚を有する第１の部分と、前記第１のフィールドプレート電極と前記半導体層との間に位置し前記第１の膜厚よりも厚い第２の膜厚を有する第２の部分と、前記第１のフィールドプレート電極と前記半導体層との間の前記第２の部分と前記第２の面との間に位置し前記第２の膜厚よりも厚い第３の膜厚を有する第３の部分と、を有する第１の絶縁層と、
    前記第２のトレンチの中に設けられた第２のフィールドプレート電極と、
    前記第２のトレンチの中に設けられ、前記第２のフィールドプレート電極と前記半導体層との間に設けられた第２の絶縁層と、
    前記半導体層の中に設けられ、前記複数の第１のトレンチの中の隣接する２本の第１のトレンチの間に位置する第１導電型の第１の半導体領域と、
    前記半導体層の中に設けられ、前記第１の半導体領域と前記第２の面との間に位置する第２導電型の第２の半導体領域と、
    前記半導体層の中に設けられ、前記第１の半導体領域と前記第１の電極との間に位置し、前記第１の電極に電気的に接続された第２導電型の第３の半導体領域と、
    を備える半導体装置。
  3. 第１の面と、前記第１の面と対向する第２の面を有する半導体層と、
    前記第１の面に接する第１の電極と、
    前記第２の面に接する第２の電極と、
    前記半導体層の中に設けられ、前記第１の面に略平行な第１の方向に伸長する複数の第１のトレンチと、
    前記半導体層の中に設けられ、前記複数の第１のトレンチを囲む第２のトレンチと、
    前記複数の第１のトレンチの、それぞれの中に設けられた第１のゲート電極と、
    前記複数の第１のトレンチの、それぞれの中に設けられ、前記第１のゲート電極と前記第２の面との間に設けられた第１のフィールドプレート電極と、
    前記複数の第１のトレンチの、それぞれの中に設けられ、前記第１のゲート電極と前記半導体層との間に位置し第１の膜厚を有する第１の部分と、前記第１のフィールドプレート電極と前記半導体層との間に位置し前記第１の膜厚よりも厚い第２の膜厚を有する第２の部分と、前記第１のフィールドプレート電極と前記半導体層との間の前記第２の部分と前記第２の面との間に位置し前記第２の膜厚よりも厚い第３の膜厚を有する第３の部分と、を有する第１の絶縁層と、
    前記第２のトレンチの中に設けられた第２のフィールドプレート電極と、
    前記第２のトレンチの中に設けられ、前記第２のフィールドプレート電極と前記半導体層との間に設けられた第２の絶縁層と、
    前記半導体層の中に設けられ、前記複数の第１のトレンチの中の隣接する２本の第１のトレンチの間に位置する第１導電型の第１の半導体領域と、
    前記半導体層の中に設けられ、前記第１の半導体領域と前記第２の面との間に位置する第２導電型の第２の半導体領域と、
    前記半導体層の中に設けられ、前記第１の半導体領域と前記第１の電極との間に位置し、前記第１の電極に電気的に接続された第２導電型の第３の半導体領域と、
    を備え、
    前記複数の第１のトレンチの一部の中の隣接する２本の第１のトレンチの間の前記第１の半導体領域の前記第１の方向の長さが、前記複数の第１のトレンチの残部の中の隣接する２本の第１のトレンチの間の前記第１の半導体領域の前記第１の方向の長さよりも短い、半導体装置。
  4. 前記複数の第１のトレンチの、それぞれの前記第１の方向の端部と前記第２のトレンチとの間の第１の距離が、前記複数の第１のトレンチの中の隣接する２本の第１のトレンチの間の第２の距離よりも小さい請求項１ないし請求項３いずれか一項記載の半導体装置。
  5. 前記第１の距離が前記第２の距離の９０％以下である請求項４記載の半導体装置。
  6. 前記複数の第１のトレンチの、それぞれの前記第１の方向の端部と前記第１の半導体領域の前記第１の方向の端部との間の距離が、前記第１の半導体領域と前記複数の第１のトレンチの前記第２の面の側の端部との間の距離以上である請求項１ないし請求項５いずれか一項記載の半導体装置。
  7. 前記複数の第１のトレンチの、それぞれの前記第１の方向の端部と前記第１のゲート電極との間に、前記第１のフィールドプレート電極が位置する請求項１ないし請求項６いずれか一項記載の半導体装置。
  8. 前記複数の第１のトレンチの、それぞれの前記第１の方向の端部と前記第２のトレンチとの間に、前記第１の半導体領域が位置する請求項１ないし請求項７いずれか一項記載の半導体装置。
  9. 前記第２の膜厚が前記第３の膜厚の４０％以上６０％以下である請求項１ないし請求項８いずれか一項記載の半導体装置。
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