TW201533901A - 半導體裝置 - Google Patents

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semiconductor
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Shuji Kamata
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Toshiba Kk
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Abstract

本發明提供一種可提高破壞耐量之半導體裝置。 實施形態之半導體裝置包括：半導體基板；複數個第1導電型之第1半導體層，其等設置於半導體基板正面，沿第1方向延伸，且介隔閘極絕緣膜由閘極層包圍；複數個第1導電型之第2半導體層，其等位於第1半導體層之間；第1導電型之第3半導體層，其配置於第1半導體層之第1方向之端部，介隔閘極絕緣膜由閘極層包圍；第2導電型之第4半導體層，其設置於第2半導體層；第1導電型之第6半導體層，其設置於半導體基板背面；第2導電型之第7半導體層，其設置於第6半導體層與第1、第2及第3半導體層之間；發射電極，其電性連接於第4半導體層與第5半導體層；及集電極，其電性連接於第6半導體層。

Description

半導體裝置 [相關申請案]
本申請案享受以日本專利申請案2014-37565號(申請日：2014年2月27日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
本發明之實施形態係關於一種半導體裝置。
作為電力用半導體裝置之一例，有IGBT(Insulated Gate Bipolar Transistor，絕緣閘雙極性電晶體)。於IGBT中，為了降低集電極與發射電極之間之接通電阻，有抑制電洞自n型之漂移層排出之方法。該方法中，藉由抑制自n型之漂移層向發射電極排出之電洞，而使電子之注入量相對地增大，從而降低IGBT之接通電阻。例如，提出有於p型之基底層之間設置被溝槽式閘極電極夾著且被電性絕緣之p型層(虛設區域)之構造、即所謂之溝槽式IEGT(Injection Enhanced Gate Transistor，促進注入型閘電晶體)。
溝槽式IEGT中，於斷開時排出儲存於虛設區域之過剩之電洞。然而，有於元件區域之端部無法進行有效率之電洞排出之情形。於此情形時，有電流集中於元件區域端部，過大之電流流動而破壞元件之虞。
本發明提供一種可提高破壞耐量之半導體裝置。
實施形態之半導體裝置包括：半導體基板，其具有第1面、及與上述第1面對向之第2面；複數個第1導電型之第1半導體層，其等設置於上述第2面側之上述半導體基板內部，沿第1方向延伸，沿與上述第1方向正交之第2方向排列配置，且介隔閘極絕緣膜由閘極層包圍；複數個第1導電型之第2半導體層，其等位於在上述第2方向上鄰接之上述第1半導體層間，且自上述第2面朝向上述第1面之方向上之深度與上述第1半導體層相比較淺；第1導電型之第3半導體層，其設置於上述第2面之上述半導體基板內部，配置於上述第1半導體層之上述第1方向之端部，介隔上述閘極絕緣膜由上述閘極層包圍，且自上述第2面朝向上述第1面之方向上之深度與上述第1半導體層相同；第2導電型之第4半導體層，其設置於上述第2半導體層之上述第2面側；第1導電型之第6半導體層，其設置於上述第1面；第2導電型之第7半導體層，其設置於上述第1、第2及第3半導體層與上述第6半導體層之間；發射電極，其電性連接於上述第3及第4半導體層；及集電極，其電性連接於上述第6半導體層。
10‧‧‧半導體基板
12‧‧‧閘極層
14‧‧‧溝槽
16‧‧‧虛設區域(第1半導體層)
18‧‧‧閘極絕緣膜
20‧‧‧基底區域(第2半導體層)
22‧‧‧載子排出區域(第3半導體層)
24‧‧‧發射極層(第4半導體層)
26‧‧‧連接區域(第5半導體層)
28‧‧‧集極層(第6半導體層)
30‧‧‧漂移層(第7半導體層)
32‧‧‧發射電極
34‧‧‧集電極
36‧‧‧基極接點層
40‧‧‧第1周邊區域(第8半導體層)
42‧‧‧連接區域(第9半導體層)
44‧‧‧第2周邊區域(第10半導體層)
46‧‧‧連接區域(第11半導體層)
48‧‧‧層間絕緣膜
50‧‧‧元件區域
52‧‧‧閘極引出層
60‧‧‧載子排出區域(第3半導體層)
62‧‧‧引出用閘極層
64‧‧‧閘極引出用溝槽
70‧‧‧第1連接區域(第5半導體層)
72‧‧‧第2連接區域
100‧‧‧IEGT
200‧‧‧IEGT
圖1(a)及(b)係第1實施形態之半導體裝置之模式俯視圖。
圖2係圖1(b)之AA'模式剖面圖。
圖3係圖1(b)之BB'模式剖面圖。
圖4係圖1(b)之CC'模式剖面圖。
圖5(a)及(b)係第2實施形態之半導體裝置之模式俯視圖。
圖6係圖5(b)之DD'模式剖面圖。
以下，一面參照圖式一面說明本發明之實施形態。再者，以下說明中，對相同之構件等標附相同之符號，對已說明過一次之構件等適當地省略其說明。再者，以下實施形態中，以第1導電型為p型、第 2導電型為n型之情形為例進行說明。
又，本說明書中，n+型、n型、n-型之記法表示n型之雜質濃度依次降低。同樣地，p+型、p型、p-型之記法表示p型之雜質濃度依次降低。
n型雜質例如為磷(P)或砷(As)。又，p型雜質例如為硼(B)。
(第1實施形態)
本實施形態之半導體裝置包括：半導體基板，其具有第1面、及與第1面對向之第2面；複數個第1導電型之第1半導體層，其等設置於第2面側之半導體基板內部，沿第1方向延伸，沿與第1方向正交之第2方向排列配置，且介隔閘極絕緣膜由閘極層包圍；複數個第1導電型之第2半導體層，其等位於在第2方向上鄰接之第1半導體層間，且自第2面朝向第1面之方向上之深度與第1半導體層相比較淺；第1導電型之第3半導體層，其設置於第2面之半導體基板內部，配置於第1半導體層之第1方向之端部，介隔閘極絕緣膜由閘極層包圍，且自第2面朝向第1面之方向上之深度與第1半導體層相同；第2導電型之第4半導體層，其設置於第2半導體層之第2面側；第1導電型之第6半導體層，其設置於第1面；第2導電型之第7半導體層，其設置於第1、第2及第3半導體層與第6半導體層之間；發射電極，其電性連接於第3及第4半導體層；及集電極，其電性連接於第6半導體層。
圖1係本實施形態之半導體裝置之模式俯視圖。圖1(a)係表示半導體裝置之整體圖之圖。又，圖1(b)係圖1(a)中之圓所示之元件區域端部之放大圖。
圖2係圖1(b)之AA'模式剖面圖。圖3係圖1(b)之BB'模式剖面圖。圖4係圖1(b)之CC'模式剖面圖。
本實施形態之半導體裝置係隔著半導體基板而設置發射電極與集電極，且具備抑制接通時之載子排出之虛設區域之溝槽式IEGT。
本實施形態之IEGT100如圖1(a)所示，於中央部設置元件區域50。元件區域50之周圍形成有例如用以防止元件區域50之端部之耐壓降低之保護環等終端構造。
如圖2所示，本實施形態之半導體裝置(IEGT)具備具有第1面、及與第1面對向之第2面之半導體基板10。半導體基板10例如為單晶矽。
如圖2所示，於半導體基板10之第2面側，設置有複數個p型之虛設區域(第1半導體層)16，其等由內部具有閘極層12之溝槽14包圍，且被電性絕緣。閘極層12於與虛設區域16之間隔著閘極絕緣膜18而設置。虛設區域16具備如下功能：抑制於IEGT100接通時電洞排出，而有效地促進電子之注入。
虛設區域16之深度較理想為大於等於溝槽14之深度。藉由將虛設區域16之深度設為大於等於溝槽14之深度，可抑制於IEGT100接通時儲存於虛設區域16之電洞所導致之虛設區域之電位上升，抑制負電容之產生。
閘極層12例如為摻有n型雜質之多晶矽。又，閘極絕緣膜18例如為矽之熱氧化膜。
如圖1(b)所示，虛設區域16沿第1方向延伸，且沿與第1方向正交之第2方向排列配置。並且，藉由溝槽14包圍該虛設區域16之周圍。虛設區域16為經電性絕緣之狀態、即浮動狀態。
又，如圖2所示，於半導體基板10之第2面側，分別設置虛設區域16及被溝槽14夾著的p型之基底區域(第2半導體層)20。基底區域20之深度與虛設區域16、及溝槽14之深度相比較淺。基底區域20作為於IEGT100接通時供電子流動之通道發揮功能。
又，如圖1(b)及圖3所示，於半導體基板10之第2面側之虛設區域16之第1方向之端部，設置載子排出區域(第3半導體層)22。載子排出區域22由內部具有閘極層12之溝槽14包圍。
載子排出區域22具有與虛設區域16相同之深度。此處，所謂相同之深度，為如下概念：不僅包含深度完全一致之情形，亦包含欲實現相同之深度但因製造製程之不均而產生誤差之情形。
包圍載子排出區域22之溝槽14之第1方向之端部如圖1(b)所示成為曲線形狀。
如圖1(b)、圖3所示，閘極層12藉由閘極引出層52自包圍載子排出區域22之溝槽14之第1方向之端部被引出至半導體基板10表面。閘極引出層52與未圖示之閘極電極連接。
如圖2所示，IEGT100於基底區域20之第2面側具備n+型之發射極層(第4半導體層)24。發射極層24具備於IEGT接通時注入電子之功能。進而，如圖4所示，於基底區域20之第2面側，與n+型之發射極層24鄰接地設置p+型之基極接點層36。即，n+型之發射極層24與p+型之基極接點層36於第1方向上交替地設置。
又，如圖1(b)、圖3所示，IEGT100於載子排出區域22之第2面側具備p+型之連接區域(第5半導體層)26。p+型之連接區域26與載子排出區域22相比p型雜質濃度較高。p+型之連接區域26具備促進IEGT斷開時之電洞排出之功能。
如圖2、圖3、圖4所示，IEGT100於半導體基板10之第1面側具備p+型之集極層(第6半導體層)28。又，於集極層28與虛設區域16、基底區域20及載子排出區域22之間，設置n-型之漂移層(第7半導體層)30。
如圖2、圖3、圖4所示，IEGT100具備與發射極層24、基底區域20、基極接點層36及連接區域26電性連接之發射電極32。又，該IEGT100具備與集極層28電性連接之集電極34。發射電極32及集電極34例如為金屬。
於發射電極32與虛設區域16之間，設置層間絕緣膜48。層間絕緣膜48例如為矽氧化膜。
又，如圖1、圖3所示，於半導體基板10之第2面側之元件區域50之第1方向端部，設置p型之第1周邊區域(第8半導體層)40。第1周邊區域40具有與虛設區域16相同之深度。
如圖1(b)、圖4所示，於第1周邊區域40，設置有p+型之連接區域(第9半導體層)42。p+型之連接區域42設置於鄰接之溝槽14之間之一部分。p+型之連接區域42之p型雜質濃度高於第1周邊區域40之p型雜質濃度。p+型之連接區域42具備促進IEGT斷開時之電洞排出之功能。
又，如圖1(b)、圖2所示，於半導體基板10之第2面側之元件區域50之第2方向端部，設置p型之第2周邊區域(第10半導體層)44。第2周邊區域44具有與虛設區域16相同之深度。
於第2周邊區域44，設置沿第1方向延伸且鄰接於溝槽14之p+型之連接區域(第11半導體層)46。p+型之連接區域46之p型雜質濃度高於第2周邊區域44之p型雜質濃度。p+型之連接區域46具備促進IEGT斷開時之電洞排出之功能。
再者，第1周邊p型區域40與第2周邊p型區域44既可為連續之p+型之雜質層，亦可為局部地設置之p+型之雜質層。
繼而，對本實施形態之作用及效果進行說明。於IEGT100接通時，伴隨閘極層12之電位上升，於基底層20之溝槽14側面形成通道(反轉層)。藉由形成通道，而電子自發射極層24向集極層28流動，電洞自集極層28向發射極層24流動。
此時，為了抑制電洞之一部分自發射極層24排出，而設置有虛設區域16。藉由設置虛設區域16，而有效地促進電子之注入，IEGT100之接通電流增大。
繼而，於IEGT100斷開時，藉由虛設區域16儲存之過剩之電洞通過其間隔著溝槽14而鄰接於虛設區域16之基極接點層36向發射電極32被排出。然而，於元件區域50之端部，由於鄰接於第1周邊區域40， 因此，虛設區域16相對於基極接點層36所占之面積比例變高。因此，有斷開時之過剩載子向發射電極32之排出無法進展，電流集中於元件區域50之端部而破壞元件之虞。
本實施形態中，於虛設區域16之第1方向之端部，設置經由p+型之連接區域26與發射電極32連接之載子排出區域22。藉由設置載子排出區域22，可於IEGT100斷開時自載子排出區域22排出過剩之電洞。因此，元件區域50之端部之電流集中得以抑制，IEGT100之破壞耐量提高。
又，本實施形態中，於虛設區域16之第1方向之端部之第1周邊p型區域40，設置與發射電極32連接之p+型之連接區域42。藉由將p+型之連接區域42設置於第1周邊p型區域40，而可於IEGT100斷開時排出過剩之電洞。因此，元件區域50之端部之電流集中得以抑制，IEGT100之破壞耐量進一步提高。
進而，本實施形態中，於虛設區域16之第2方向之端部之第2周邊區域44，設置與發射電極32連接之p+型之連接區域46。藉由將p+型之連接區域46設置於第2周邊p型區域44，而可於IEGT100斷開時排出過剩之電洞。因此，元件區域50之端部之電流集中得以抑制，IEGT100之破壞耐量更進一步提高。
又，本實施形態中，包圍載子排出區域22之溝槽14之第1方向之端部如圖1(b)所示設為曲線形狀。藉由如此般將溝槽14之端部設為曲線形狀且不於溝槽形成角，而抑制閘極絕緣膜18之局部之電場集中。因此，閘極絕緣膜18之破壞得以抑制，實現可靠性較高之IEGT100。
根據本實施形態，可提供一種促進元件區域端部之過剩載子之排出而提高破壞耐量之IEGT。又，可提供一種閘極絕緣膜之耐性提高、可靠性提高之IEGT。
(第2實施形態)
本實施形態之半導體裝置包括：半導體基板，其具有第1面、及與第1面對向之第2面；複數個第1導電型之第1半導體層，其等設置於第2面側之半導體基板內部，沿第1方向延伸，沿與第1方向正交之第2方向排列配置，且介隔閘極絕緣膜由閘極層包圍；複數個第1導電型之第2半導體層，其等位於在第2方向上鄰接之第1半導體層間，且自第2面朝向第1面之方向上之深度與第1半導體層相比較淺；第1導電型之第3半導體層，其設置於第2面之半導體基板內部，配置於第1半導體層之第1方向之端部，於其與第1半導體層之間介隔閘極層而設置，且自第2面朝向第1面之方向上之深度與第1半導體層相同；1片引出用閘極層，其自閘極層之第1方向之端部沿第1方向於第3半導體層內延伸；第2導電型之第4半導體層，其設置於第2半導體層之第2面側；第1導電型之第6半導體層，其設置於第1面；第2導電型之第7半導體層，其設置於第1、第2及第3半導體層與第6半導體層之間；發射電極，其電性連接於第3及第4半導體層；及集電極，其電性連接於第6半導體層。
圖5係本實施形態之半導體裝置之模式俯視圖。圖5(a)係表示半導體裝置之整體圖之圖。又，圖5(b)係圖5(a)中之圓所示之元件區域端部之放大圖。
圖6係圖5(b)之DD'模式剖面圖。再者，IEGT之元件區域50內之構成與第1實施形態相同。因此，關於IEGT之元件區域50內之構成，參照第1實施形態之圖2進行說明。
本實施形態之半導體裝置與第1實施形態同樣地為隔著半導體基板而設置發射電極與集電極，且具備抑制接通時之載子排出之虛設區域之溝槽式IEGT。
如圖5(a)所示，本實施形態之IEGT200於中央部設置元件區域50。元件區域50之周圍形成有例如用以防止元件區域50之端部之耐壓 降低之保護環等終端構造。
如圖6所示，本實施形態之IEGT具備具有第1面、及與第1面對向之第2面之半導體基板10。半導體基板10例如為單晶矽。
如圖2所示，於半導體基板10之第2面側，設置有複數個p型之虛設區域(第1半導體層)16，其等由內部具有閘極層12之溝槽14包圍，且被電性絕緣。閘極層12於與虛設區域16之間隔著閘極絕緣膜18而設置。虛設區域16具備如下功能：抑制於IEGT200接通時電洞排出，而有效地促進電子之注入。
虛設區域16之深度較理想為大於等於溝槽14之深度。藉由將虛設區域16之深度設為大於等於溝槽14之深度，可抑制於IEGT200接通時由虛設區域16抑制其排出之電洞與閘極層12之間產生負電容致使閘極電壓振動。
閘極層12例如為摻有n型雜質之多晶矽。又，閘極絕緣膜18例如為矽之熱氧化膜。
如圖5(b)所示，虛設區域16沿第1方向延伸，沿與第1方向正交之第2方向排列配置。並且，藉由溝槽14包圍該虛設區域16之周圍。虛設區域16為經電性絕緣之狀態、即浮動狀態。
又，如圖2所示，於半導體基板10之第2面側，分別設置虛設區域16及被溝槽14夾著的p型之基底區域(第2半導體層)20。基底區域20之深度與虛設區域16之深度相比較淺，與溝槽14之深度相比亦較淺。基底區域20作為於IEGT200接通時供電子流動之通道發揮功能。
又，如圖5(b)及圖6所示，設置配置於虛設區域16之第1方向之端部之載子排出區域(第3半導體層)60。載子排出區域60於與虛設區域16之間介隔內部具有閘極層12之溝槽14而設置。
載子排出區域60具有與虛設區域16相同之深度。此處，所謂相同之深度，為如下概念：不僅包含深度完全一致之情形，亦包含欲實 現相同之深度但因製造製程之不均而產生誤差之情形。
如圖5(b)所示，載子排出區域60亦配置於虛設區域16之第2方向之端部。即，載子排出區域60以包圍元件區域50之周圍之方式設置。
設置有1條閘極引出用溝槽64，其自包圍虛設區域16且內部具有閘極層12之溝槽14之第1方向之端部，沿第1方向於載子排出區域60內延伸，且內部具有閘極層12。如圖6所示，閘極層12藉由閘極引出層52自閘極引出用溝槽64之第1方向之端部被引出至半導體基板10表面。閘極引出層52與未圖示之閘極電極連接。
如圖2所示，IEGT200於基底區域20之第2面側具備n+型之發射極層(第4半導體層)24。發射極層24具備於IEGT200接通時注入電子之功能。進而，於基底區域20之第2面側，與n+型之發射極層24鄰接地設置有p+型之基極接點層36。
又，如圖5(b)所示，IEGT200於載子排出區域60之第2面側具備p+型之第1連接區域(第5半導體層)70。第1連接區域(第5半導體層)70設置於元件區域50之第1端部側。第1連接區域70具備於IEGT斷開時排出電洞之功能。
又，如圖5(b)所示，IEGT200於載子排出區域60之第2面側具備p+型之第2連接區域72。p+型之連接區域72設置於元件區域50之第2端部側。p+型之連接區域72之p型雜質濃度高於載子排出區域60。p+型之連接區域72具備於IEGT200斷開時排出電洞之功能。
如圖2、圖6所示，IEGT200於半導體基板10之第1面側具備p+型之集極層(第6半導體層)28。又，於集極層28與虛設區域16、基底區域20及載子排出區域60之間，設置有n-型之漂移層(第7半導體層)30。
如圖2所示，IEGT200具備與發射極層24、基底區域20、基極接點層36及連接區域26電性連接之發射電極32。又，該IEGT200具備與集極層28電性連接之集電極34。發射電極32及集電極34例如為金屬。
於發射電極32與半導體基板10之間，設置層間絕緣膜48。層間絕緣膜48例如為矽氧化膜。
繼而，對本實施形態之作用及效果進行說明。於IEGT200接通時，伴隨閘極層12之電位上升，於基底層20之溝槽14側面形成通道。藉由形成通道，而電子自發射極層24向集極層28流動，電洞自集極層28向發射極層24流動。
此時，為了抑制電洞之一部分自發射極層24排出，而設置有虛設區域16。藉由設置虛設區域16，而有效地促進電子之注入，IEGT200之接通電流增大。
繼而，於IEGT200斷開時，藉由虛設區域16儲存之過剩之電洞通過其間隔著溝槽14而鄰接於虛設區域16之基極接點層36向發射電極32被排出。然而，於元件區域50之端部，虛設區域16相對於基極接點層36所占之面積比例變高。因此，有斷開時之過剩載子向發射電極32之排出無法進展，電流集中於元件區域50之端部而破壞元件之虞。
本實施形態中，於虛設區域16之第1方向之端部，設置經由p+型之第1連接區域70與發射電極32連接之載子排出區域60。藉由設置載子排出區域60，可於IEGT200斷開時將過剩之電洞自載子排出區域60排出。因此，元件區域50之端部之電流集中得以抑制，IEGT200之破壞耐量提高。
又，本實施形態中，於虛設區域16之第2方向之端部，設置經由p+型之第2連接區域72與發射電極32連接之載子排出區域60。藉由設置載子排出區域60，可於IEGT200斷開時將過剩之電洞自載子排出區域60排出。因此，元件區域50之端部之電流集中得以抑制，IEGT200之破壞耐量進一步提高。
進而，本實施形態中，設置1條閘極引出用溝槽64，其自包圍虛設區域16且內部具有閘極層12之溝槽14之第1方向之端部，沿第1方向 於載子排出區域60內延伸，且於內部具有引出用閘極層62。換言之，設置1條自閘極層12之第1方向之端部沿第1方向於載子排出區域60內延伸之引出用閘極層62。如此，藉由利用1條閘極引出用溝槽64將閘極層12自包圍虛設區域16之溝槽14引出，可使p+型之第1連接區域70之面積與例如第1實施形態相比變大。因此，促進過剩之載子之排出，元件區域50之端部之電流集中進一步得以抑制，IEGT200之破壞耐量更進一步提高。
根據本實施形態，可提供一種促進元件區域端部之過剩載子之排出而提高破壞耐量之IEGT。
以上，於實施形態中，以第1導電型為p型、第2導電型為n型之情形為例進行了說明，但亦可設為第1導電型為n型、第2導電型為p型之構成。
又，實施形態中，作為半導體基板、半導體層之材料，以單晶矽為例進行了說明，但可將其他半導體材料、例如碳化矽、氮化鎵等應用於本發明中。
對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出者，並不意圖限定發明之範圍。該等新穎之實施形態能夠以其他各種形態進行實施，可於不脫離發明之主旨之範圍內進行各種省略、置換、變更。例如，亦可將一實施形態之構成要素與另一實施形態之構成要素進行置換或變更。該等實施形態或其變化包含於發明之範圍或主旨內，並且包含於申請專利範圍中所記載之發明及其均等之範圍內。
14‧‧‧溝槽
16‧‧‧虛設區域(第1半導體層)
22‧‧‧載子排出區域(第3半導體層)
24‧‧‧發射極層(第4半導體層)
26‧‧‧連接區域(第5半導體層)
36‧‧‧基極接點層
40‧‧‧第1周邊區域(第8半導體層)
42‧‧‧連接區域(第9半導體層)
44‧‧‧第2周邊區域(第10半導體層)
46‧‧‧連接區域(第11半導體層)
50‧‧‧元件區域
52‧‧‧閘極引出層
100‧‧‧IEGT

Claims (5)

  1. 一種半導體裝置，其特徵在於包括：半導體基板，其具有第1面、及與上述第1面對向之第2面；複數個第1導電型之第1半導體層，其等設置於上述第2面側之上述半導體基板內部，沿第1方向延伸，沿與上述第1方向正交之第2方向排列配置，且介隔閘極絕緣膜由閘極層包圍；複數個第1導電型之第2半導體層，其等位於在上述第2方向上鄰接之上述第1半導體層間，且自上述第2面朝向上述第1面之方向上之深度與上述第1半導體層相比較淺；第1導電型之第3半導體層，其設置於上述第2面之上述半導體基板內部，配置於上述第1半導體層之上述第1方向之端部，介隔上述閘極絕緣膜由上述閘極層包圍，且自上述第2面朝向上述第1面之方向上之深度與上述第1半導體層相同；第2導電型之第4半導體層，其設置於上述第2半導體層之上述第2面側；第1導電型之第6半導體層，其設置於上述第1面；第2導電型之第7半導體層，其設置於上述第1、第2及第3半導體層與上述第6半導體層之間；發射電極，其電性連接於上述第3及第4半導體層；及集電極，其電性連接於上述第6半導體層。
  2. 如請求項1之半導體裝置，其中上述第1方向上之上述閘極層之端部成為曲線形狀。
  3. 如請求項1或2之半導體裝置，其進而包括第1導電型之第8半導體層，該第1導電型之第8半導體層設置於上述第2面之上述半導體基板內部，配置於上述第1方向上之上述第2半導體層之端 部，且自上述第2面朝向上述第1面之方向上之深度與上述第1半導體層相同；且上述發射電極電性連接於上述第8半導體層。
  4. 如請求項1或2之半導體裝置，其進而包括第1導電型之第10半導體層，該第1導電型之第10半導體層設置於上述第2面之上述半導體基板內部，介隔上述閘極絕緣膜配置於上述第2方向上之上述第1半導體層之端部，沿上述第1方向延伸，且自上述第2面朝向上述第1面之方向上之深度與上述第1半導體層相同；且上述發射電極電性連接於上述第10半導體層。
  5. 一種半導體裝置，其特徵在於包括：半導體基板，其具有第1面、及與上述第1面對向之第2面；複數個第1導電型之第1半導體層，其等設置於上述第2面側之上述半導體基板內部，沿第1方向延伸，經與上述第1方向正交之第2方向排列配置，且介隔閘極絕緣膜由閘極層包圍；複數個第1導電型之第2半導體層，其等位於在上述第2方向上鄰接之上述第1半導體層間，且自上述第2面朝向上述第1面之方向上之深度與上述第1半導體層相比較淺；第1導電型之第3半導體層，其設置於上述第2面之上述半導體基板內部，配置於上述第1半導體層之上述第1方向之端部，於其與第1半導體層之間介隔閘極層而設置，且自上述第2面朝向上述第1面之方向上之深度與上述第1半導體層相同；1片引出用閘極層，其自上述閘極層之上述第1方向之端部沿上述第1方向於上述第3半導體層內延伸；第2導電型之第4半導體層，其設置於上述第2半導體層之上述第2面側；第1導電型之第6半導體層，其設置於上述第1面； 第2導電型之第7半導體層，其設置於上述第1、第2及第3半導體層與上述第6半導體層之間；發射電極，其電性連接於上述第3及第4半導體層；及集電極，其電性連接於上述第6半導體層。
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